特許

J-GLOBAL ID：200903034802077383

半導体装置

発明者： 長谷尾 英二
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-179126
公開番号（公開出願番号）：特開2000-012790
出願日： 1998年06月25日
公開日（公表日）： 2000年01月14日
要約：

【要約】【課題】多ビット構成のメモリ部を有する半導体装置を、その動作速度を劣化させることなく、簡便にマスタースライス方式で製造できるようにする。【解決手段】半導体装置のメモリ部のメモリセルアレイが複数領域に分割され、上記分割されたメモリセルアレイ領域に偶数のI/O線群が割り当てられて配列されてメモリ部が所定のビット構成にできるようになっている。ここで、上記メモリ部のビット構成においてビット数9が基本単位になっている。また、上記偶数のI/O線群のうち隣接するメモリセルアレイ領域に割り当てられた2つのI/O線が1つのI/O線にまとめられて、メモリセル部のビット構成でのビット数が所定のビット構成でのビット数の1/2にできるようになっている。

請求項（抜粋）：

半導体装置のメモリ部のメモリセルアレイが複数領域に分割され、前記分割されたメモリセルアレイ領域に偶数のI/O線群が割り当てられて配列され、前記メモリ部が所定のビット構成にできるようになっていることを特徴とする半導体装置。

IPC (9件)：

H01L 27/10 371 ,  H01L 27/10 311 ,  H01L 27/10 461 ,  G11C 11/41 ,  G11C 11/401 ,  H01L 21/82 ,  H01L 27/118 ,  H01L 27/04 ,  H01L 21/822

FI (8件)：

H01L 27/10 371 ,  H01L 27/10 311 ,  H01L 27/10 461 ,  G11C 11/34 345 ,  G11C 11/34 371 K ,  H01L 21/82 D ,  H01L 21/82 M ,  H01L 27/04 M

Fターム (25件)：

5B015AA00 ,  5B015BA64 ,  5B015FA01 ,  5B015FA10 ,  5B024AA15 ,  5B024BA29 ,  5B024CA16 ,  5B024CA21 ,  5F038AV06 ,  5F038AV12 ,  5F038BH07 ,  5F038CA04 ,  5F038CD05 ,  5F038DF05 ,  5F064AA03 ,  5F064BB12 ,  5F064BB13 ,  5F064CC09 ,  5F064DD32 ,  5F064EE08 ,  5F064EE15 ,  5F064EE17 ,  5F064EE43 ,  5F083BS00 ,  5F083KA17

引用特許：

審査官引用 (3件)

• 高帯域幅を可能とした半導体メモリ装置
  公報種別：公開公報   出願番号：特願平7-119433   出願人：三星電子株式会社
• 特開昭63-300527
  
• マスタースライスLSI
  公報種別：公開公報   出願番号：特願平7-303094   出願人：三菱電機株式会社