特許

J-GLOBAL ID：200903004514550973

シフトレジスタ回路および画像表示装置

発明者： 久保田 靖 ,  加藤 憲一 ,  小山 潤 ,  千村 秀彦 ,  田中 幸夫
出願人/特許権者： シャープ株式会社 ,  株式会社半導体エネルギー研究所
代理人 (1件)： 山本 秀策
公報種別：公開公報
出願番号（国際出願番号）：特願平8-221600
公開番号（公開出願番号）：特開平10-039823
出願日： 1996年08月22日
公開日（公表日）： 1998年02月13日
要約：

【要約】【課題】 簡単な回路構成のクロック信号制御回路CRLを用いて回路規模が必要以上に増大するのを抑えつつ、シフトレジスタ回路における消費電力を低減する。【解決手段】 シフトレジスタ回路101を段方向にn個の回路ブロックに分割し、分割された各回路ブロックBLKi(iは1、2、・・・n)に対応させて、それぞれクロック信号制御回路CRLiを設け、該クロック信号制御回路のうち所定のものを、これに対応する回路ブロックの前段側回路ブロックBLKi-1及び後段側の回路ブロックBLKi+1内のラッチ回路の出力信号によって該クロック信号の供給制御を行う構成とした。

請求項（抜粋）：

クロック信号に基づいて入力信号に応じた信号を出力するラッチ回路を複数直列に接続してなるラッチ回路群を有し、デジタル信号を該クロック信号に同期して順次転送するシフトレジスタ回路であって、該ラッチ回路群を、連続する所定数のラッチ回路に対応する複数の回路ブロックに分割した構成とし、該各回路ブロック毎に、該各回路ブロック内のラッチ回路へのクロック信号の供給を制御するクロック信号制御回路を備え、該クロック信号制御回路のうち所定のものを、これに対応する回路ブロックの前段及び後段側の回路ブロック内のラッチ回路の出力信号によって該クロック信号の供給制御を行う構成としたシフトレジスタ回路。

IPC (2件)：

G09G 3/20 ,  G09G 3/36

FI (2件)：

G09G 3/20 R ,  G09G 3/36

引用特許：

審査官引用 (1件)

• データシフト回路
  公報種別：公開公報   出願番号：特願平6-064432   出願人：新日本無線株式会社