特許
J-GLOBAL ID：200903004518643062

半導体記憶装置

発明者：
橘川 五郎

橘川 五郎 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平9-220304
公開番号（公開出願番号）：特開平11-068063
出願日： 1997年08月15日
公開日（公表日）： 1999年03月09日
要約：
【要約】【課題】 階層形ワード線方式との組み合わせによってその利点を維持しながら、ローデコーダやワードドライバの面積低減によってチップ面積の低面積化を図ることができる半導体記憶装置を提供する。【解決手段】 4バンク64MビットシンクロナスDRAMであって、メモリチップ10上に、メインローデコーダ領域11、メインワードドライバ領域12、カラムデコーダ領域13および周辺回路/ボンディングパッド領域14と、それぞれメモリセルサブアレーと、これに隣接するセンスアンプ領域、サブワードドライバ領域およびこれらの交差領域とからなる4つのバンク20とが形成され、メインローデコーダ領域11とメインワードドライバ領域12がメモリチップ10の中央部に配置され、各バンク20は1組のメインローデコーダとメインワードドライバのみを有する構成となっている。
請求項（抜粋）：
複数のバンクからなる同期型の半導体記憶装置であって、異なるバンク間にそれぞれのワード線選択用またはカラム選択用のデコーダとドライバとが近接して配置され、前記デコーダおよび前記ドライバの入力線の大部分を両バンク間で共通に用いることを特徴とする半導体記憶装置。
IPC (4件)：
H01L 27/108 ,  H01L 21/8242 ,  G11C 11/407 ,  G11C 11/401
FI (4件)：
H01L 27/10 681 E ,  G11C 11/34 354 D ,  G11C 11/34 371 K ,  H01L 27/10 681 A
引用特許：
出願人引用 (3件)

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