特許

J-GLOBAL ID：200903004723613524

半導体メモリ集積回路装置

発明者： 岡村 均
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-036887
公開番号（公開出願番号）：特開平9-231765
出願日： 1996年02月23日
公開日（公表日）： 1997年09月05日
要約：

【要約】【課題】PMOS型のアクセストランジスタを含むメモリセル内のラッチ回路の反転しきい値電圧が低い場合でも、データの書込み,書換えが確実に行えるようにする。【解決手段】メモリセル1内のラッチ回路11の低電位側電源電位受電端と接続し、通常の低電位側電源電位GND供給用の端子Tg1とは別の端子Tg2を設ける。この端子Tg2に、ワード線WLの選択レベルより所定のレベルだけ高い電位Vgを供給する。書込み動作時、アクセストランジスタ(Q13,Q14)のしきい値電圧で記憶ノード(N1,N2)電位が低下しなくても、ラッチ回路11によってビット線(BL1,BL2)の低レベルデータが検知できるので、データの書込み,書換えが確実に行える。

請求項（抜粋）：

NMOS型のトランジスタ及びその負荷素子を2組含むフリップフロップ型のラッチ回路、並びにソース,ドレインのうちの一方を前記ラッチ回路の信号入出力端と接続するPMOS型のアクセストランジスタを備えたメモリセルと、前記アクセストランジスタのソース,ドレインのうちの他方と接続するビット線と、前記アクセストランジスタのゲートと接続し選択レベルのときこのアクセストランジスタを導通状態とするワード線と、書込み動作時、前記ビット線を書込み用データのレベルと対応して低電位及び高電位のうちの一方とする書込み回路と、前記メモリセルの低電位側電源電位受電端に前記ワード線の選択レベルより所定のレベルだけ高い電位を供給する低電位側電源電位供給手段とを有することを特徴とする半導体メモリ集積回路装置。

IPC (2件)：

G11C 11/412 ,  G11C 11/41

FI (2件)：

G11C 11/40 301 ,  G11C 11/34 M

引用特許：

審査官引用 (3件)

• 半導体メモリ集積回路
  公報種別：公開公報   出願番号：特願平5-200847   出願人：日本電気株式会社
• 特開昭61-208697
  
• 特開平2-302993