特許

J-GLOBAL ID：200903004899350465

擬似デュアルポートメモリ回路

発明者： 小林 晋一郎 ,  加藤 秀雄 ,  中山 義久 ,  寺田 昌代 ,  宇野 弘晃
出願人/特許権者： 富士通株式会社
代理人 (3件)： 穂坂 和雄 ,  山谷 晧榮 ,  小笠原 吉義
公報種別：公開公報
出願番号（国際出願番号）：特願2006-311075
公開番号（公開出願番号）：特開2008-129671
出願日： 2006年11月17日
公開日（公表日）： 2008年06月05日
要約：

【課題】本発明は擬似デュアルポートメモリ回路に関し,1W2Rまたは1W1RのシングルポートRAMを複数個使用する簡易な構成により実現することを目的とする。【解決手段】2つのシングルポートRAMは同じアドレス空間を備え,一方のシングルポートRAMは第1のクロックに同期する書込ポートを備え,他方は異なる周波数の第2のクロックに同期する書込ポートを備える。シングルポートRAMの各アドレス毎のフラグを含むフラグ処理部を備え,シングルポートRAMの一方への書込み時に対応するフラグをセットし,他方への書込み時に対応するフラグをリセットし,各シングルポートRAMの一方への読出アクセスは,それぞれ自シングルポートRAMと他シングルポートRAMの読出ポートに供給され,2つのシングルポートRAMからの読出データから,フラグの状態に対応した一方を選択する手段を備えるよう構成する。【選択図】図1

請求項（抜粋）：

2つのシングルポートRAMを用いた擬似デュアルポートメモリ回路であって, 前記2つのシングルポートRAMは,同じアドレス空間を備え,一方のシングルポートRAMは第1のクロックに同期して書込みを行う書込ポートを備え,他方のシングルポートRAMは前記第の1クロックと異なる周波数の第2のクロックに同期して書込みを行う書込ポートを備え, 前記2つのシングルポートRAMの各アドレス毎に共通する1個のフラグを有するフラグ処理部を備え, 前記フラグ処理部は,前記シングルポートRAMの一方への書込み時に対応するフラグをセットし,前記シングルポートRAMの他方への書込み時に対応するフラグをリセットし, 前記各シングルポートRAMの一方への読出アクセスは,それぞれ自シングルポートRAMと他シングルポートRAMの読出ポートに供給され,2つのシングルポートRAMからの読出しデータから,前記読出アドレスに対応するフラグの状態に対応した一方を選択する手段を備えることを特徴とする擬似デュアルポートメモリ回路。

IPC (1件)：

G06F 12/00

FI (1件)：

G06F12/00 570C

Fターム (2件)：

5B060CC03 ,  5B060CD11

引用特許：

出願人引用 (1件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平4-208909   出願人：三菱電機株式会社