クロック生成回路及びそのようなクロック生成回路を有するオーディオ信号再生用集積回路

発明者：
出願人/特許権者：
代理人 (3件)：津軽進 , 宮崎昭彦 , 青木宏義
公報種別：公表公報
出願番号（国際出願番号）：特願2002-544852
公開番号（公開出願番号）：特表2004-515025
出願日： 2001年11月15日
公開日（公表日）： 2004年05月20日
要約：

クロック生成回路及び情報担体から/へ情報を読み取り/書き込むための装置。本発明によるクロック生成回路(30)は、入力クロック信号から第1の中間クロック信号(CLa)を生成するために分周器(46)を有する。第1の論理ユニット(47)は、入力クロック信号(CLin)及び中間クロック信号(CLa)を組み合わせる。クロック生成回路(30)は更に、第1の論理ユニット(47)の出力部に結合されたクロック入力部、データ入力部及びデータ出力部とをもつクロックされる双安定ユニット(48)と、基準クロック信号(CL1)を受け取るための入力部(7a)をもつ同期モジュール(51)から、同期信号(SorR)を受け取るための選択入力部をもつ第2の論理ユニット(49)とを有する。同期信号は、帰還モードとリセットモードとの間の選択を制御する。帰還モードでは、第2の論理ユニット(49)は、データ入力部をデータ出力部に論理反転的に結合し、リセットモードでは、第2の論理ユニット(49)は、リセット値をデータ入力部に供給する。データ出力部は、出力クロック信号(CLout)を供給する。本発明によるクロック生成回路は、情報担体から/へ情報を読み取り/書き込むための装置に特に適している。

請求項（抜粋）：

入力クロック信号を受け取るための入力部と、前記入力クロック信号から第1の中間クロック信号を生成するための分周器と、前記入力クロック信号及び前記中間クロック信号を組み合わせるための第1の論理ユニットと、前記第1の論理ユニットの出力部に結合されたクロック入力部、データ入力部及びデータ出力部をもつクロックされる双安定ユニットと、基準クロック信号を受け取るための入力部をもつ同期モジュールから、同期信号を受け取るための選択入力部をもつ第2の論理ユニットであって、前記同期信号が、帰還モードとリセットモードとの間の選択を制御し、前記帰還モードでは、該第2の論理ユニットが前記データ入力部を前記データ出力部に論理反転的に結合し、前記リセットモードでは、該第2の論理ユニットが前記データ入力部にリセット値を供給する、該第2の論理ユニットと、前記データ出力部に結合された、出力クロック信号を供給するための出力部と、を有するクロック生成回路。

IPC (2件)：

G11B20/14 , G06F1/08

FI (2件)：

G11B20/14 351A , G06F1/04 320B

Fターム (5件)：

5B079BC07 , 5B079DD02 , 5D044BC04 , 5D044CC04 , 5D044GM11

引用特許：

審査官引用 (10件)

特開昭63-086157
特開昭63-306732
特開平3-022706

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