電界効果型トランジスタおよびその応用装置

発明者： ,
出願人/特許権者：
代理人 (3件)：大胡典夫 , 竹花喜久男 , 宇治弘
公報種別：公開公報
出願番号（国際出願番号）：特願2003-078462
公開番号（公開出願番号）：特開2004-006731
出願日： 2003年03月20日
公開日（公表日）： 2004年01月08日
要約：

【課題】MOSFETにおいて低オン抵抗と高耐圧を両立させるとともに、出力容量(C(gd)等)の小さなMOSFETを提供する。【解決手段】p型ベース層4と、このp型ベース層4の表面に選択的に形成されたn型ソース層5と、p型べース層4と離れて選択的に形成されたn型ドレイン層7と、p型ベース層4とn型ドレイン層9とで挟まれた領域表面に、p型ベース層4からn型ドレイン層9に向かってp型高抵抗半導体層13 ́またはn型ドリフト半導体層12とp型ドリフト半導体層13とが形成されるとともに、これらの半導体層は交互に繰り返して配列されている。また、n型ソース層5とn型ドレイン層7とで挾まれた領域にゲート絶像膜14を介してゲート電極15が形成されている。このような構造により、ゲート、ソースおよびドレイン電極が0電位において、n型ドリフト半導体層12とp型ドリフト半導体層13間、あるいは、ゲート電極のポテンシャルに寄って、ゲート近傍が空乏化する。【選択図】図4

請求項（抜粋）：

基板表面に設けられた第1導電型ベース層と、この第1導電型べース層の表面に選択的に形成された第2導電型ソース層と、前記第1導電型ベース層とは離れた前記基板上に形成された第2導電型ドレイン層と、前記第1導電型べ一ス層と第2導電型ドレイン層とで挾まれた領域に形成された前記第1導電型ベース層より高抵抗の半導体層と、少なくも前記第1導電型ベース層の表面にゲート絶縁膜を介して形成されたゲート電極とを備えることを特徴とする電界効果型トランジスタ。

IPC (4件)：

H01L29/786 , H01L21/336 , H01L29/78 , H01L31/12

FI (8件)：

H01L29/78 616V , H01L29/78 652H , H01L29/78 653C , H01L31/12 C , H01L29/78 617S , H01L29/78 301D , H01L29/78 301S , H01L29/78 301X

Fターム (65件)：

5F089AB03 , 5F089AC02 , 5F089AC30 , 5F089BB09 , 5F089BC07 , 5F089CA12 , 5F110AA02 , 5F110AA07 , 5F110AA11 , 5F110BB12 , 5F110BB20 , 5F110CC02 , 5F110CC09 , 5F110DD05 , 5F110DD13 , 5F110EE09 , 5F110EE22 , 5F110EE24 , 5F110EE28 , 5F110EE29 , 5F110EE30 , 5F110FF02 , 5F110FF12 , 5F110GG02 , 5F110GG12 , 5F110GG22 , 5F110GG24 , 5F110GG28 , 5F110HJ06 , 5F110HJ13 , 5F110HL03 , 5F110HM02 , 5F110HM04 , 5F110HM12 , 5F110HM14 , 5F140AA12 , 5F140AA25 , 5F140AA30 , 5F140AB06 , 5F140AC21 , 5F140AC36 , 5F140BB04 , 5F140BB05 , 5F140BD18 , 5F140BF01 , 5F140BF04 , 5F140BF42 , 5F140BF43 , 5F140BF44 , 5F140BF45 , 5F140BF46 , 5F140BF53 , 5F140BF54 , 5F140BH03 , 5F140BH04 , 5F140BH12 , 5F140BH13 , 5F140BH18 , 5F140BH30 , 5F140BH41 , 5F140BH47 , 5F140BH50 , 5F140BK13 , 5F140CA03 , 5F140CA10

引用特許：

出願人引用 (1件)

電力用半導体装置
公報種別：公開公報出願番号：特願平10-285455 出願人：株式会社東芝

審査官引用 (1件)

電力用半導体装置
公報種別：公開公報出願番号：特願平10-285455 出願人：株式会社東芝

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