特許

J-GLOBAL ID：200903005127667036

自己試験機能組込み型回路

発明者： 平出 貴久 ,  多田 敏彦
出願人/特許権者： 富士通株式会社
代理人 (1件)： 真田 有
公報種別：公開公報
出願番号（国際出願番号）：特願平6-151976
公開番号（公開出願番号）：特開平8-015382
出願日： 1994年07月04日
公開日（公表日）： 1996年01月19日
要約：

【要約】【目的】 本発明は、BISTタイプのLSI,プリント回路基板等の回路に関し、データ圧縮器への不定値の取込みや初期化中のデータ圧縮器の内容の破壊を防止するほか、自己試験の効率化や、LSI等の回路設計時の計算機資源および設計工数の削減をはかることを目的とする。【構成】 各スキャン・パス2へデータを与えうるスキャン・イン・ピン5と、各スキャン・パス2からの出力データと各スキャン・パス2に対応するスキャン・イン・ピン5からの入力データとの論理演算を行なう論理ゲート6とをそなえ、スキャン・パス2上の不定状態のデータが論理ゲート6を介してデータ圧縮器4へ読み出される際には、そのスキャン・パス2に対応するスキャン・イン・ピン5から論理ゲート6への入力データを、その不定状態のデータを論理ゲート6においてマスクする値に設定するように構成する。

請求項（抜粋）：

所定機能を果たす内部回路をそなえるとともに、該内部回路を自己試験すべく、該内部回路上に予め形成されている複数のスキャン・パスそれぞれからの出力データを圧縮して格納するデータ圧縮器を組み込んだ自己試験機能組込み型回路であって、各スキャン・パスへデータを与えうるスキャン・イン・ピンをスキャン・パス毎にそなえるとともに、各スキャン・パスからの出力データと、各スキャン・パスに対応する該スキャン・イン・ピンからの入力データとの論理演算を行なう論理ゲートをスキャン・パス毎にそなえ、スキャン・パス上の不定状態のデータが該論理ゲートを介して該データ圧縮器へ読み出される際には、当該スキャン・パスに対応するスキャン・イン・ピンから該論理ゲートへの入力データが、当該不定状態のデータを該論理ゲートにおいてマスクする値に設定されることを特徴とする、自己試験機能組込み型回路。

FI (2件)：

G01R 31/28 V ,  G01R 31/28 G

引用特許：

出願人引用 (1件)

• 集積回路試験システム
  公報種別：公開公報   出願番号：特願平4-357266   出願人：アメリカンテレフォンアンドテレグラフカムパニー

審査官引用 (1件)

• 集積回路試験システム
  公報種別：公開公報   出願番号：特願平4-357266   出願人：アメリカンテレフォンアンドテレグラフカムパニー