特許
J-GLOBAL ID：200903005261721926

回路配置最適化問題処理方法及び回路配置最適化問題処理プログラムを記録したコンピュータ読み取り可能な記録媒体

発明者：
笹川 文義

笹川 文義 について

, 
品川 明雄

品川 明雄 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 真田 有
公報種別：公開公報
出願番号（国際出願番号）：特願2006-268964
公開番号（公開出願番号）：特開2007-052799
出願日： 2006年09月29日
公開日（公表日）： 2007年03月01日
要約：
【課題】2次元以上の空間に複数の要素を最適な状態で配置する要素配置最適化問題において、問題規模の大きい要素配置最適化問題を高速に処理できるようにする。【解決手段】複数の要素の初期配置状態に関する情報がコンピュータに入力されると、遺伝的アルゴリズムをCPUで実行して、初期配置状態にある複数の要素の疎密を解消する第1アルゴリズム実行ステップと、第1アルゴリズム実行ステップにて疎密が解消された後の複数の要素の中間配置状態に関する情報がコンピュータに入力されると、局所的疎密解消アルゴリズムをCPUで実行して、中間配置状態にある複数の要素の疎密を更に解消する第2アルゴリズム実行ステップとを実行することにより、接続関係を維持しながら初期配置状態にある複数の要素の疎密を解消する。【選択図】図1
請求項（抜粋）：
接続関係が規定された複数の要素を所要の空間に配置するに際し、CPUをそなえたコンピュータを用いて、該接続関係を維持しながら初期配置状態にある上記複数の要素の疎密を解消するための回路配置最適化問題処理方法であって、 上記複数の要素の初期配置状態に関する情報が該コンピュータに入力されると、遺伝的アルゴリズムを該CPUで実行して、該初期配置状態にある上記複数の要素の疎密を解消する第1アルゴリズム実行ステップと、 該第1アルゴリズム実行ステップにて疎密が解消された後の上記複数の要素の中間配置状態に関する情報が該コンピュータに入力されると、局所的疎密解消アルゴリズムを該CPUで実行して、該中間配置状態にある上記複数の要素の疎密を更に解消する第2アルゴリズム実行ステップとを実行することにより、 該接続関係を維持しながら初期配置状態にある上記複数の要素の疎密を解消することを特徴とする、回路配置最適化問題処理方法。
IPC (2件)：
G06F 17/50 ,  G06N 3/00
FI (2件)：
G06F17/50 658A ,  G06N3/00 550C
Fターム (3件)：
5B046AA08 ,  5B046BA05 ,  5B046JA02
引用特許：
審査官引用 (3件)

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