改良されたブレークダウン特性を有するVDMOSトランジスタ及びその製造方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：森浩之
公報種別：公開公報
出願番号（国際出願番号）：特願平5-055235
公開番号（公開出願番号）：特開平6-013622
出願日： 1993年02月18日
公開日（公表日）： 1994年01月21日
要約：

【要約】【目的】電気的性能特性を低下させることなくバイプレーナ電界プレートの効果を大きく増加させることのできるVDMOSトランジスタとその製法を提供する。【構成】電界分離層のストリップ1の下に電界分離拡散部5を形成しかつ該電界分離拡散部5をトランジスタのソース領域6に電気的に接続する。これにより内部抵抗を増加させることなくブレークダウン電圧を増加させることが可能になる。

請求項（抜粋）：

少なくとも1個のソースセルのマトリクス、該マトリクスに沿った絶縁電界分離層及び前記ソースセルのマトリクスの周辺セルに面する前記電界分離層のエッジ部に重なる電界プレート構造を含んで成るVDMOSトランジスタにおいて、前記絶縁電界分離層の下で前記周辺セルに面するエッジに沿った電界分離拡散部、及びトランジスタの前記電界分離拡散部及びソース領域間の電気接続を更に含んで成ることを特徴とするVDMOSトランジスタ。

FI (2件)：

H01L 29/78 321 W , H01L 29/78 321 K

引用特許：

審査官引用 (8件)

特開昭60-026409
特開昭56-110264
特開昭63-263769

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