特許
J-GLOBAL ID：200903005421198818
メモリセルセンシング回路及びメモリセルセンシング方法
発明者：
出願人/特許権者：
代理人 (1件)：
笹島 富二雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-009318
公開番号（公開出願番号）：特開平11-260088
出願日： 1999年01月18日
公開日（公表日）： 1999年09月24日
要約：
【要約】【課題】電流の流れるブランチ数を減らし、低電圧下でもセンシングを行い、消耗電力を減らし得るメモリセルセンシング回路及びメモリセルセンシング方法を提供する。【解決手段】センスアンプ10から出力信号SOUTにより、ラッチ回路40からの出力信号LOでNMOSトランジスタNM33をオンし、該NMOSトランジスタNM33を介してビットライン選択回路20により選択されたビットラインに連結された該当のメモリセルからのセル電流ICELLをセンスアンプ10でセンシングしてラッチ回路40でラッチし、該ラッチ回路40からの出力信号LOとワードライン電圧設定回路60からのクロック信号CLKとがANDゲートAND31で演算された結果である制御信号INCにより、N-ビットカウンター30がカウント動作することにより、該当のメモリセルのしきい値電圧を決定する構成とする。
請求項（抜粋）：
しきい値電圧がそれぞれ設定された複数のメモリセルを有するメモリと、前記しきい値電圧に応じた複数のワードライン電圧を設定し、前記各ワードライン電圧を、前記しきい値電圧のセンシング動作毎に、前記メモリのうちの所望のメモリセルが連結するワードラインに出力するワードライン電圧設定手段と、前記所望のメモリセルが連結されたビットラインを選択するビットライン選択手段と、前記ビットライン選択手段により選択されたビットラインを導通又は遮断するスイッチング手段と、前記選択されたビットラインが導通しているときに、基準電流と前記しきい値電圧のセンシング動作毎に入力するセル電流とを比較して、その比較結果を出力するセンスアンプと、該センスアンプから出力する比較結果をラッチして、前記比較結果に応じた出力を発生するラッチ手段と、前記ラッチ手段の出力に応じて、前記ビットライン選択手段で選択されたビットラインに連結するメモリセルのしきい値電圧を判定するしきい値電圧判定手段と、を備え、前記しきい値電圧判定手段でしきい値電圧が判定されたときに、前記スイッチング手段により、前記選択されたビットラインを遮断する構成としたことを特徴とするメモリセルセンシング回路。
IPC (2件)：
FI (2件)：
G11C 17/00 634 C
, G11C 17/00 641
