特許

J-GLOBAL ID：200903005592953410

電界効果トランジスタとその製造方法、半導体装置とその製造方法、その半導体装置を含む論理回路および半導体基板

発明者： 野口 ▲隆▼ ,  曽根田 光生
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平9-074746
公開番号（公開出願番号）：特開平10-270685
出願日： 1997年03月27日
公開日（公表日）： 1998年10月09日
要約：

【要約】【課題】 nMOSトランジスタやpMOSトランジスタでは、高性能低電圧での応用を考えた場合、バンドギャップの小さなシリコンゲルマニウム層内にソース・ドレインの接合が位置するため、またシリコン/シリコンゲルマニウム界面にソース・ドレインの接合が形成されるために、電流リークが存在していた。【解決手段】 半導体基板11の上層に形成されているストレイン効果を有する半導体層のストレイン効果シリコン層24に形成された電界効果トランジスタ1であって、このソース・ドレイン14,15はストレイン効果シリコン層24のみに形成されているものである。また、この電界効果トランジスタ1をnチャネルMOSトランジスタとして形成し、素子分離領域を介して上記ストレイン効果シリコン層24にpチャネルMOSトランジスタを形成することも可能である。さらにこれらのトランジスタによって論理回路を構成することも可能である。

請求項（抜粋）：

半導体基板上層に形成されているストレイン効果を有する半導体層に形成された電界効果トランジスタであって、前記電界効果トランジスタのソース・ドレインは前記ストレイン効果を有する半導体層のみに形成されていることを特徴とする電界効果トランジスタ。

IPC (3件)：

H01L 29/78 ,  H01L 21/8238 ,  H01L 27/092

FI (2件)：

H01L 29/78 301 J ,  H01L 27/08 321 E

引用特許：

審査官引用 (4件)

• ひずみSi/SiGeヘテロ構造層を使用するCMOSトランジスタ論理回路
  公報種別：公開公報   出願番号：特願平7-097158   出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション
• 集積回路における隆起型ソース/ドレイン領域の製造方法
  公報種別：公開公報   出願番号：特願平7-283633   出願人：エスジーエス-トムソンマイクロエレクトロニクス,インコーポレイテッド
• 移動性を改善したMOSFET素子およびその形成方法
  公報種別：公開公報   出願番号：特願平7-259561   出願人：モトローラ・インコーポレイテッド
• 特開平3-187269