特許
J-GLOBAL ID：200903005625650930

半導体集積回路のレイアウト方法、そのレイアウト構造、およびフォトマスク

発明者：
前田 潤

前田 潤 について


出願人/特許権者：
川崎マイクロエレクトロニクス株式会社

川崎マイクロエレクトロニクス株式会社 について


代理人 (2件)： 小杉 佳男 ,  山田 正紀
公報種別：公開公報
出願番号（国際出願番号）：特願2003-297545
公開番号（公開出願番号）：特開2005-072133
出願日： 2003年08月21日
公開日（公表日）： 2005年03月17日
要約：
【課題】コンピュータ上で実施される半導体集積回路のレイアウト方法等に関し、パターン寸法のバラツキを抑えることができる半導体集積回路のレイアウト構造の設計をコンピュータ上で実施する際の半導体集積回路のレイアウト方法等を提供する。【解決手段】複数のスタンダードセル10の境界が連なって形成されたそれぞれ縦方向および横方向の辺を有するチャンネルレス型のスタンダードセルアレイ1を形成し、少なくとも1種類の第1の近接ダミーセル20を複数個、上下の境界が互いに接し、かつ、左右いずれかの境界がスタンダードセルアレイ1の縦方向の辺に接するように配列することにより第1の近接ダミー帯2を形成するとともに、第2の近接ダミーセル30を複数個、上下いずれかの境界がスタンダードセルアレイ1の横方向の辺に接するように配列して第2の近接ダミー帯3を形成する。【選択図】 図1
請求項（抜粋）：
半導体集積回路のレイアウト方法であって、 上下および左右の境界を有する枠内に、それぞれの論理機能を得るために必要な複数層のパターンが配置された複数種のスタンダードセルであって、該上下の境界間の距離である高さが一定の第1の複数種のスタンダードセルを用意するとともに、 上下および左右の境界を有する枠内に、前記複数層の少なくとも1つの層のパターンであって、前記半導体集積回路の論理機能に寄与しない近接ダミーパターンが配置されてなる少なくとも1種類の近接ダミーセルを、該上下の境界間の距離である高さが前記スタンダードセルの一定の高さの整数倍に等しい少なくとも1種類の第1の近接ダミーセルと、該第1の近接ダミーセルと同一もしくは異なる少なくとも1種類の第2の近接ダミーセルとを含んで用意し、 前記第1の複数種のスタンダードセルから選択された、前記半導体集積回路に要求される論理機能を実現するために必要な第2の複数種のスタンダードセルを、それぞれ少なくとも1個、縦横に配列してなり、その外周に、複数の前記スタンダードセルの境界が連なって形成されたそれぞれ縦方向および横方向の辺を有するチャネルレス型のスタンダードセルアレイを形成し、 前記第1の近接ダミーセルを複数個、上下の境界が互いに接し、かつ、左右いずれかの境界が前記スタンダードセルアレイの縦方向の辺に接するように配列することにより第1の近接ダミー帯を形成するとともに、前記第2の近接ダミーセルを複数個、上下いずれかの境界が前記スタンダードセルアレイの横方向の辺に接するように配列して第2の近接ダミー帯を形成する ことを特徴とする半導体集積回路のレイアウト方法。
IPC (5件)：
H01L21/82 ,  G03F1/08 ,  H01L21/027 ,  H01L21/822 ,  H01L27/04
FI (7件)：
H01L21/82 B ,  G03F1/08 D ,  H01L27/04 A ,  H01L27/04 D ,  H01L21/82 W ,  H01L21/82 C ,  H01L21/30 502P
Fターム (26件)：
2H095BB02 ,  2H095BB36 ,  5F038CA05 ,  5F038CA06 ,  5F038CA17 ,  5F038CA18 ,  5F038CD02 ,  5F038CD14 ,  5F038EZ09 ,  5F038EZ10 ,  5F038EZ20 ,  5F064AA04 ,  5F064DD02 ,  5F064DD05 ,  5F064DD10 ,  5F064DD13 ,  5F064DD14 ,  5F064DD15 ,  5F064DD22 ,  5F064DD24 ,  5F064EE52 ,  5F064GG10 ,  5F064HH06 ,  5F064HH09 ,  5F064HH11 ,  5F064HH12
引用特許：
出願人引用 (2件) 審査官引用 (3件)

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