特許

J-GLOBAL ID：200903005731790377

半導体装置の製造方法

発明者： 竹内 幸一
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願2003-384658
公開番号（公開出願番号）：特開2005-150333
出願日： 2003年11月14日
公開日（公表日）： 2005年06月09日
要約：

【課題】リソグラフィ工程において、開口パターンの寸法制御性の容易化を図りつつ、微細な開口であっても寸法精度良く形成できるようにする。【解決手段】半導体基板上に形成された被加工膜1の上に下層膜3を成膜する工程と、前記下層膜3をライン状またはストライプ状にエッチングして第1の線パターン4を形成する工程と、前記第1の線パターン4が形成された下層膜3の上に上層膜5を成膜する工程と、前記上層膜5をライン状またはストライプ状にエッチングして前記第1の線パターン4と交差する第2の線パターン6を形成する工程と、前記下層膜3および前記上層膜5をマスクにして前記被加工膜1をエッチングして前記第1の線パターン4と前記第2の線パターン6とが交差する領域に開口2を形成する工程とを含んで、半導体装置を製造する。【選択図】図1

請求項（抜粋）：

半導体基板上に形成された被加工膜の上に下層膜を成膜する工程と、 前記下層膜をライン状またはストライプ状にエッチングして当該下層膜に第1の線パターンを形成する工程と、 前記第1の線パターンが形成された下層膜の上に上層膜を成膜する工程と、 前記上層膜をライン状またはストライプ状にエッチングして当該上層膜に前記第1の線パターンと交差する第2の線パターンを形成する工程と、 前記第1の線パターンが形成された下層膜および前記第2の線パターンが形成された上層膜をマスクにして前記被加工膜をエッチングし、当該被加工膜の前記第1の線パターンと前記第2の線パターンとが交差する領域に開口を形成する工程と を含むことを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L21/768 ,  H01L21/027 ,  H01L21/28

FI (4件)：

H01L21/90 A ,  H01L21/28 L ,  H01L21/90 C ,  H01L21/30 573

Fターム (48件)：

4M104BB18 ,  4M104CC01 ,  4M104DD04 ,  4M104DD07 ,  4M104DD08 ,  4M104DD16 ,  4M104DD17 ,  4M104DD19 ,  4M104DD20 ,  4M104DD75 ,  4M104FF16 ,  4M104FF22 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH12 ,  4M104HH13 ,  4M104HH14 ,  5F033JJ19 ,  5F033NN06 ,  5F033NN07 ,  5F033NN33 ,  5F033QQ01 ,  5F033QQ04 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ19 ,  5F033QQ21 ,  5F033QQ28 ,  5F033QQ29 ,  5F033QQ31 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR04 ,  5F033RR06 ,  5F033RR21 ,  5F033SS02 ,  5F033SS04 ,  5F033SS11 ,  5F033SS15 ,  5F033SS21 ,  5F033TT07 ,  5F033VV17 ,  5F033XX01 ,  5F033XX02 ,  5F033XX03 ,  5F046NA08 ,  5F046NA19

引用特許：

出願人引用 (1件)

• デバイスおよびその構造部分の配置方法
  公報種別：公開公報   出願番号：特願平10-257651   出願人：キヤノン株式会社