特許
J-GLOBAL ID：200903005818186930
薄膜磁性体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-267778
公開番号（公開出願番号）：特開2003-077267
出願日： 2001年09月04日
公開日（公表日）： 2003年03月14日
要約：
【要約】【課題】 非選択メモリセルに対するデータ誤書込を防止する薄膜磁性体記憶装置を提供する。【解決手段】 メモリアレイ10は、m行×n列の複数のメモリセルブロック50に分割される。ライトディジット線WDLは、各メモリセルブロックごとに独立に、各メモリセル行ごとに分割される。各ライトディジット線WDLは、ライトディジット線WDLと階層的に、行方向に隣接する複数のサブブロックに対して共通に配置されるメインワード線MWLおよびセグメントデコード線SGDLによって伝達される情報に応じて、選択的に活性化される。行方向のデータ書込電流は、選択メモリセルブロックに対応するライトディジット線WDLのみで流されるので,非選択メモリセルに対するデータ誤書込の発生を抑制できる。
請求項（抜粋）：
行列状に配置される複数のメモリセルを含むメモリアレイを備え、各前記メモリセルの電気抵抗は、第1および第2のデータ書込電流によって磁気的に書込まれた記憶データに応じて変化し、メモリセル行にそれぞれ対応して設けられ、各々が、活性化時において、行方向に前記第1のデータ書込電流を流すための複数のライトディジット線と、メモリセル列にそれぞれ対応して設けられ、各々が、活性化時において列方向に前記第2のデータ書込電流を流すための複数のライトビット線と、メモリセル行にそれぞれ対応して設けられ、各々が、データ読出対象に選択された選択メモリセルを含む選択行を活性化するための複数のワード線と、前記メモリアレイにおける行選択を実行するための行選択部とを備え、前記行選択部は、行アドレスをデコードするための行デコード回路と、各ワード線に対応して設けられ、前記データ読出時において、対応するメモリセル行のデコード結果に基づいて、対応するワード線を活性化するためのワード線選択回路と、各前記ライトディジット線に対応して設けられ、前記データ書込時において、前記対応するメモリセル行の前記デコード結果に基づいて、対応するライトディジット線を活性化するためライトディジット線選択回路とを含む、薄膜磁性体記憶装置。
IPC (4件)：
G11C 11/14
, G11C 11/15
, G11C 29/00 671
, H01L 27/105
G11C 11/14 A
, G11C 11/14 Z
, G11C 11/15
, G11C 29/00 671 M
, H01L 27/10 447
5F083FZ10
, 5F083GA09
, 5F083GA15
, 5F083KA03
, 5F083KA06
, 5F083LA10
, 5F083LA12
, 5F083LA16
, 5F083ZA20
, 5L106DD36
, 5L106EE04
, 5L106EE08
, 5L106FF04
, 5L106GG05
