特許
J-GLOBAL ID：200903005832020289

薄膜トランジスタアレイ、その製造方法及び液晶表示装置

発明者：
竹知 和重

竹知 和重 について

, 
中田 充

中田 充 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について

, 
NEC液晶テクノロジー株式会社

NEC液晶テクノロジー株式会社 について


代理人 (1件)： 天野 広
公報種別：公開公報
出願番号（国際出願番号）：特願2006-217273
公開番号（公開出願番号）：特開2008-040343
出願日： 2006年08月09日
公開日（公表日）： 2008年02月21日
要約：
【課題】 酸化物半導体膜を用いた従来の薄膜トランジスタアレイでは、外部駆動回路と薄膜トランジスタアレイの信号線端子との良好な接続を確保できるアレイ構造は実現されていなかった。【解決手段】 薄膜トランジスタのチャネル部14、ソース部15、ドレイン部16と、画素電極13と、ゲート信号線11及びソース信号線12の端部の接続用端子部18、17も同一の酸化物半導体で形成する。薄膜トランジスタアレイにおける全ての層構造を形成後、最上層の保護絶縁膜19の所望の位置に開口部を設ける。そして、開口部を介して酸化物半導体膜26を還元性プラズマあるいはドーピング元素を含むプラズマに曝すことにより、接続用端子部18、17、ソース・ドレイン部15、16、画素電極13を同時に低抵抗化する。【選択図】 図1
請求項（抜粋）：
絶縁性基板と、 それぞれ酸化物半導体膜からなるチャネル部及びソース・ドレイン部を有し、前記絶縁性基板上にマトリクス状に配置された複数の薄膜トランジスタと、 前記薄膜トランジスタのドレイン部と一体的に形成された画素電極と、 複数の前記薄膜トランジスタからなる一組の薄膜トランジスタ郡にソース信号を供給するソース信号線と、 複数の前記薄膜トランジスタからなる一組の薄膜トランジスタ郡にゲート信号を供給するゲート信号線と、 前記ソース信号線の端部に設けられたソース接続用端子部と、 前記ゲート信号線の端部に設けられたゲート接続用端子部と、 を具備した薄膜トランジスタアレイにおいて、 前記ソース接続用端子部及び前記ゲート接続用端子部が、前記チャネル部と同層であり、前記ソース接続用端子部及び前記ゲート接続用端子部の導電率が前記画素電極と同等であることを特徴とする薄膜トランジスタアレイ。
IPC (4件)：
G02F 1/136 ,  H01L 29/786 ,  G02F 1/133 ,  H01L 21/336
FI (6件)：
G02F1/1368 ,  H01L29/78 618B ,  H01L29/78 612C ,  G02F1/1333 500 ,  H01L29/78 627C ,  H01L29/78 616K
Fターム (56件)：
2H090JB03 ,  2H090LA01 ,  2H090LA04 ,  2H092JA24 ,  2H092KA04 ,  2H092KA05 ,  2H092KA08 ,  2H092KA12 ,  2H092KA19 ,  2H092KB05 ,  2H092KB14 ,  2H092MA05 ,  2H092MA13 ,  2H092MA27 ,  2H092NA27 ,  2H092NA28 ,  2H092PA01 ,  2H092PA06 ,  5F110AA03 ,  5F110AA05 ,  5F110AA16 ,  5F110AA26 ,  5F110BB01 ,  5F110CC02 ,  5F110CC08 ,  5F110DD01 ,  5F110EE04 ,  5F110EE44 ,  5F110FF03 ,  5F110FF28 ,  5F110FF30 ,  5F110FF36 ,  5F110GG04 ,  5F110GG13 ,  5F110GG42 ,  5F110GG43 ,  5F110GG44 ,  5F110HJ01 ,  5F110HJ02 ,  5F110HJ07 ,  5F110HJ18 ,  5F110HK04 ,  5F110HK41 ,  5F110HL03 ,  5F110HL23 ,  5F110HL26 ,  5F110HL27 ,  5F110HM17 ,  5F110HM18 ,  5F110NN02 ,  5F110NN23 ,  5F110NN24 ,  5F110NN34 ,  5F110NN72 ,  5F110PP03 ,  5F110QQ08
引用特許：
出願人引用 (1件) 審査官引用 (2件)

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