特許

J-GLOBAL ID：200903005868124862

半導体装置の製造方法

発明者： 竹川 一之 ,  今井 勉
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 安富 耕二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-271849
公開番号（公開出願番号）：特開2000-100965
出願日： 1998年09月25日
公開日（公表日）： 2000年04月07日
要約：

【要約】【課題】 超微細加工のMOSトランジスタの製造方法を提供する。【解決手段】 ゲート電極30のエッチング用のハードマスク41上に、補償膜51を形成する。補償膜51は、ポリサイドからなるゲート電極30のPoly-Siと同様にPoly-Siからなり、エッチング中に、完全に除去される。エッチング中に、ハードマスク41はエッチングガスにさらされること無く膜減りが防がれる。従って、イオン注入時のマスク効果が高まり、イオンの突き抜けが防がれる。

請求項（抜粋）：

基板上の半導体層と、ゲート絶縁膜を挟んで半導体層に対向して形成されたゲート電極とを有する半導体装置の製造方法において、前記ゲート電極となる導電膜層上に第1のマスク層と第2のマスク層を形成する工程と、前記第1のマスク層と前記第2のマスク層をマスクに、前記導電膜層をエッチングすることにより前記ゲート電極を形成する工程と、前記第1のマスク層と前記ゲート電極をマスクに不純物のイオン注入を行うことにより、前記半導体層中に不純物注入領域を形成する工程とを有することを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 21/8234 ,  H01L 27/088 ,  H01L 21/3065 ,  H01L 29/78 ,  H01L 21/336

FI (3件)：

H01L 27/08 102 C ,  H01L 21/302 J ,  H01L 29/78 301 P

Fターム (42件)：

5F004AA04 ,  5F004DA00 ,  5F004DB02 ,  5F004DB03 ,  5F004DB17 ,  5F004EA03 ,  5F004EA06 ,  5F004EA33 ,  5F004EB02 ,  5F004FA02 ,  5F040DA18 ,  5F040DA28 ,  5F040DB03 ,  5F040DC01 ,  5F040EC01 ,  5F040EC09 ,  5F040EC11 ,  5F040EF02 ,  5F040EF03 ,  5F040EH07 ,  5F040FA05 ,  5F040FA12 ,  5F040FA17 ,  5F040FA19 ,  5F040FB02 ,  5F040FB04 ,  5F040FC11 ,  5F040FC21 ,  5F040FC22 ,  5F048AA01 ,  5F048AA07 ,  5F048AC03 ,  5F048BA01 ,  5F048BB05 ,  5F048BB06 ,  5F048BB08 ,  5F048BC06 ,  5F048BF02 ,  5F048BF16 ,  5F048DA18 ,  5F048DA20 ,  5F048DA25

引用特許：

審査官引用 (2件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平5-224318   出願人：日本電気株式会社
• 特開昭59-217328