特許

J-GLOBAL ID：200903006282542360

集積回路装置をパッケージングする方法及び装置

発明者： ジルバー,ギル ,  アクセントン,ユリア ,  オーガネシアン,ベージ
出願人/特許権者： テッセラ テクノロジーズ ハンガリー コルラートルト フェレロェセーギュー タールシャシャーグ
代理人 (8件)： 青木 篤 ,  鶴田 準一 ,  島田 哲郎 ,  下道 晶久 ,  篠崎 正海 ,  倉地 保幸 ,  水谷 好男 ,  伊坪 公一
公報種別：公表公報
出願番号（国際出願番号）：特願2006-518485
公開番号（公開出願番号）：特表2007-528120
出願日： 2004年07月01日
公開日（公表日）： 2007年10月04日
要約：

第1及び第2の略平坦な表面と、エッジ表面と、第1の略平坦な表面上に形成された半導体回路と、を具備する結晶質基板を含む集積回路ダイを含む一体でパッケージングされた集積回路装置であって、少なくとも1つのチップスケールパッケージングレイヤが、半導体回路と第1の略平坦な表面上に形成されており、絶縁レイヤが、第2の略平坦な表面及びエッジ表面上に形成され、少なくとも1つの導電体が、第2の略平坦な表面上に重なっている絶縁レイヤ上に直接形成されており、少なくとも1つの導電体は、第1の略平坦な表面上に直接形成された少なくとも1つのパッドによって回路に接続されている。

請求項（抜粋）：

第1及び第2の略平坦な表面とエッジ表面を具備した結晶質基板と、前記第1の略平坦な表面上に形成されたオプトロニック半導体回路と、を有する集積回路ダイと、 前記半導体回路と前記第1の略平坦な表面上に形成された少なくとも1つのチップスケールパッケージングレイヤと、 前記第2の略平坦な表面上に重なっている少なくとも1つの導電体であって、前記第1の略平坦な表面上に直接形成された少なくとも1つのパッドによって前記回路に接続されている少なくとも1つの導電体と、 を有する、一体パッケージングされたオプトロニック集積回路装置。

IPC (3件)：

H01L 27/15 ,  H01L 27/14 ,  H01L 23/12

FI (3件)：

H01L27/15 H ,  H01L27/14 D ,  H01L23/12 501C

Fターム (20件)：

4M118EA20 ,  4M118GC07 ,  4M118GC11 ,  4M118GC20 ,  4M118GD03 ,  4M118GD04 ,  4M118GD09 ,  4M118GD11 ,  4M118HA02 ,  4M118HA03 ,  4M118HA07 ,  4M118HA10 ,  4M118HA23 ,  4M118HA24 ,  4M118HA25 ,  4M118HA26 ,  4M118HA31 ,  4M118HA32 ,  4M118HA33 ,  4M118HA40

引用特許：

審査官引用 (3件)

• パッケージ形集積回路装置の製造方法およびその製造方法により製作されたパッケージ形集積回路装置
  公報種別：公表公報   出願番号：特願2001-543771   出願人：シェルケースリミティド
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願2002-208550   出願人：富士写真フイルム株式会社
• 半導体装置、電子機器および半導体装置の製造方法
  公報種別：公開公報   出願番号：特願2003-030359   出願人：セイコーエプソン株式会社