特許

J-GLOBAL ID：200903006661740039

半導体集積回路の設計方法及び半導体集積回路設計支援装置

発明者： 瀬川 裕司
出願人/特許権者： 富士通株式会社
代理人 (1件)： 石川 泰男
公報種別：公開公報
出願番号（国際出願番号）：特願平6-047554
公開番号（公開出願番号）：特開平7-263560
出願日： 1994年03月17日
公開日（公表日）： 1995年10月13日
要約：

【要約】【目的】 半導体集積回路の仕様に応じて最適な入出力バッファセルを選択し、半導体集積回路の消費電力を低減すると共に、チップ面積を縮小して高い面積効率の半導体集積回路を設計し得る半導体集積回路の設計方法及び半導体集積回路設計支援装置を提供する。【構成】 半導体集積回路の外部インタフェースに使われる入出力バッファセルについて、予め機能ブロックに分割して該機能ブロック毎に所定方向に所定長さの単位で区切られたタイルが登録されるタイルライブラリ3と、設計対象の半導体集積回路の仕様1に基づき、タイルライブラリ3内のタイル及びその個数を指定して機能ブロックを構成し、該機能ブロックを組合せてセルを構成しセルライブラリ11に登録するセルコンパイラ5とを有して構成する。

請求項（抜粋）：

登録されたセルを選択して組合せることにより半導体集積回路を設計する半導体集積回路の設計方法において、半導体集積回路の外部インタフェースに使われる入出力バッファセルについて、機能ブロックに分割するステップと、前記機能ブロック毎に、所定方向に所定長さの単位で区切られたタイルを生成するステップと、前記タイルの個数を指定して機能ブロックを構成し、該機能ブロックを組合せて入出力バッファセルを構成するステップとを有することを特徴とする半導体集積回路の設計方法。

IPC (2件)：

H01L 21/82 ,  G06F 17/50

FI (3件)：

H01L 21/82 P ,  G06F 15/60 360 A ,  H01L 21/82 C

引用特許：

審査官引用 (1件)

• ASICデバイス
  公報種別：公開公報   出願番号：特願平3-342610   出願人：シャープ株式会社