特許
J-GLOBAL ID：200903006817018339
バウンダリスキャン誤動作防止回路
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-258130
公開番号（公開出願番号）：特開平10-104317
出願日： 1996年09月30日
公開日（公表日）： 1998年04月24日
要約：
【要約】【課題】 バウンダリスキャンの誤動作を防止すること。【解決手段】 配線基板11には複数のバウンダリスキャン機構を有するLSI12及び13が搭載されており、各LSIにはバウンダリスキャンを行うためのテストモード選択入力端子(TMS)及びテストリセット入力端子(TRST)が備えられ、TMS端子をHレベルに保つか又はTRST端子をLレベルに保った状態でバウンダリスキャン機構は[Test-Logic-Reset]状態を保持している。バウンダリスキャン誤動作防止回路は配線基板に設けられTSRT端子に接続される外部TRST端子端子を備えており、この外部TRST端子はバックワイヤリングボード15においてグランドレベルに保持される。
請求項（抜粋）：
バウンダリスキャン機構を有する集積回路が搭載された配線基板とともにに用いられ、前記集積回路にはバウンダリスキャンを行うためのテストモード選択入力端子及びテストリセット入力端子が備えられ、前記テストモード選択入力端子をハイレベルに保つか又は前記テストリセット入力端子をロウレベルに保った状態で前記バウンダリスキャン機構はテスト論理リセット状態を保持しており、前記バウンダリスキャン機構の誤動作を防止するためのバウンダリスキャン誤動作防止回路であって、前記配線基板に設けられ前記テストリセット入力端子に接続される外部テストリセット入力端子と、該外部テストリセット入力端子をグランドレベルに保持する保持手段とを有することを特徴とするバウンダリスキャン誤動作防止回路。
IPC (2件)：
G01R 31/28
, G06F 11/22 360
G01R 31/28 G
, G06F 11/22 360 P
