特許
J-GLOBAL ID：200903006851823399
メモリセルおよびメモリ装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
薄田 利幸
公報種別：公開公報
出願番号（国際出願番号）：特願平5-311545
公開番号（公開出願番号）：特開平7-161844
出願日： 1993年12月13日
公開日（公表日）： 1995年06月23日
要約：
【要約】【目的】α線により引き起こされるソフトエラーに対する耐性が高いスタティック形メモリセルを実現する。【構成】メモリセル200は、二つの情報蓄積ノード1,2間に結合容量CCを有する。駆動MOSトランジスタMN3、MN4およびトランスファMOSトランジスタMN1、MN2が形成されるpウエル(またはp基板)は、Vbb発生回路210に接続する。電圧Vbbは、メモリセルの信号電位の低レベルVLより低く設定する。【効果】低電位側ノード2の電位変動ΔVLが大きい場合でも、MN1〜MN4のソースまたはドレインに相当するn形拡散層とpウエル(またはp基板)との間に存在する寄生ダイオードがオンしないので、誤動作を防止できる。
請求項（抜粋）：
第1の導電型の導電層中にドレインとソースとが形成され、ゲートとドレインとが互いに交差接続された二つの情報蓄積ノード(ノード1及びノード2)を有する少なくとも2個の第2の導電型チャネルのMOSトランジスタを含むスタティック型メモリセルにおいて、第1の導電型の導電層の電位(Vbb)を、第2の導電型チャネルのMOSトランジスタのドレインと第1の導電型の導電層とで形成される寄生ダイオードが、α線により引き起こされる雑音電流に起因する情報ノードの電位変動によってオンしない電圧レベルで、かつ、第2の導電型チャネルのMOSトランジスタのソースとは異なる電圧レベルに設定したことを特徴とするメモリセル。
IPC (3件)：
H01L 21/8244
, H01L 27/11
, G11C 11/41
H01L 27/10 381
, G11C 11/40 D
