特許
J-GLOBAL ID：200903007015934913
並列ビットスタッフィング方法及び並列ビットスタッフィング回路
発明者：
出願人/特許権者：
代理人 (1件)：
金田 暢之 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-374290
公開番号（公開出願番号）：特開2003-174424
出願日： 2001年12月07日
公開日（公表日）： 2003年06月20日
要約：
【要約】【課題】 4ビット並列に処理を行うため、高速にビットスタッフィング処理が実現される並列ビットスタッフィング方法及び並列ビットスタッフィング回路を提供する。【解決手段】 4ビットのユーザデータ11が入力されると、書込み制御器2と、ゼロ挿入数カウンタ3と、連続"1"Bit数カウンタ4と、桁下がり制御器5と、送信FIFO6とが、同時に動作して、4ビットの出力データ16として出力される。
請求項（抜粋）：
書込み制御器と、ゼロ挿入数カウンタと、連続"1"Bit数カウンタと、桁下がり制御器と、送信FIFOとを有し、前記書込み制御器は、4ビットのユーザデータと、ゼロ挿入数カウンタ出力と、連続"1"Bit数カウンタ出力とが入力され、その結果が前記送信FIFOに書き込まれ、前記ゼロ挿入数カウンタは、前記ユーザデータと、前記ゼロ挿入数カウンタ出力と、前記連続"1"Bit数カウンタ出力とが入力され、その結果が演算後の前記ゼロ挿入数カウンタ出力として出力され、ユーザデータの入力を停止させる時にアサートされる信号が出力され、前記連続"1"Bit数カウンタは、前記ユーザデータと、前記連続"1"Bit数カウンタ出力とが入力され、その結果が演算後の前記連続"1"Bit数カウンタ出力として出力され、前記桁下がり制御器は、前記ゼロ挿入数カウンタ出力と、送信FIFO出力の上位4ビットとが入力され、その結果が再度前記送信FIFOに書き込まれ、前記送信FIFOは、前記書込み制御器の出力と、前記桁下がり制御器の出力とが入力され、前記送信FIFO出力を出力し、前記送信FIFO出力の上位4ビットは、前記桁下がり制御器にフィードバックされ、前記送信FIFO出力の下位4ビットは、4ビットの出力データとして出力される、並列ビットスタッフィング回路。
Fターム (4件)：
5K028AA00
, 5K028NN51
, 5K028SS00
, 5K028SS26
