特許
J-GLOBAL ID：200903007185629198

不揮発性メモリトランジスタを有する半導体装置およびその製造方法

発明者：
古畑 智之

古畑 智之 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (1件)： 井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-376044
公開番号（公開出願番号）：特開2002-184875
出願日： 2000年12月11日
公開日（公表日）： 2002年06月28日
要約：
【要約】【課題】 書換え可能回数特性が向上された、不揮発性メモリトランジスタを有する半導体装置およびその製造方法を提供する。【解決手段】 不揮発性メモリトランジスタを有する半導体装置の製造方法は、シリコン基板10の上に、酸化シリコン層20およびポリシリコン層22aを形成する工程、ポリシリコン層22aの所定領域の上に第2の絶縁層24を形成する工程、ポリシリコン層22aをパターニングすることによりフローティングゲート22を形成する工程、少なくとも第2の絶縁層24の側端部を除去する工程、フローティングゲート22の周縁部の少なくとも一部と接触する、酸化シリコン層26を形成する工程、酸化シリコン層26の上に、所定のパターンを有するコントロールゲート28を形成する工程、シリコン基板10内に、ソース領域またはドレイン領域を構成する不純物拡散層14,16を形成する工程。
請求項（抜粋）：
以下の工程(a)〜(h)を含む、不揮発性メモリトランジスタを有する半導体装置の製造方法。(a)半導体層の上に、ゲート絶縁層として機能する、第1の絶縁層を形成する工程、(b)前記第1の絶縁層の上に、導電層を形成する工程、(c)前記導電層の所定領域の上に、第2の絶縁層を形成する工程、(d)前記導電層をパターニングすることにより、前記第2の絶縁層の下に、フローティングゲートを形成する工程、(e)前記第2の絶縁層の一部を除去する工程であって、少なくとも前記第2の絶縁層の側端部を除去し、前記フローティングの周縁部の上面を露出する工程、(f)前記フローティングゲートの周縁部の少なくとも一部と接触し、トンネル絶縁層として機能する、第3の絶縁層を形成する工程、(g)前記第3の絶縁層の上に、所定のパターンを有するコントロールゲートを形成する工程、(h)前記半導体層内に、ソース領域またはドレイン領域を構成する不純物拡散層を形成する工程。
IPC (4件)：
H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115
FI (2件)：
H01L 29/78 371 ,  H01L 27/10 434
Fターム (57件)：
5F001AA09 ,  5F001AA22 ,  5F001AA24 ,  5F001AA33 ,  5F001AA63 ,  5F001AB03 ,  5F001AC06 ,  5F001AC20 ,  5F001AD12 ,  5F001AD41 ,  5F001AE02 ,  5F001AE03 ,  5F001AE08 ,  5F001AF07 ,  5F001AG02 ,  5F001AG21 ,  5F001AG22 ,  5F001AG28 ,  5F001AG40 ,  5F083EP03 ,  5F083EP24 ,  5F083EP33 ,  5F083EP53 ,  5F083EP57 ,  5F083ER02 ,  5F083ER17 ,  5F083ER22 ,  5F083GA21 ,  5F083JA35 ,  5F083JA39 ,  5F083PR05 ,  5F083PR07 ,  5F083PR12 ,  5F083PR14 ,  5F083PR21 ,  5F083ZA12 ,  5F083ZA14 ,  5F083ZA15 ,  5F101BA04 ,  5F101BA06 ,  5F101BA15 ,  5F101BA24 ,  5F101BA36 ,  5F101BB04 ,  5F101BC03 ,  5F101BC11 ,  5F101BD02 ,  5F101BD22 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BF03 ,  5F101BH02 ,  5F101BH03 ,  5F101BH04 ,  5F101BH13 ,  5F101BH21
引用特許：
審査官引用 (4件)
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