特許
J-GLOBAL ID：200903007343606931
半導体装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-326714
公開番号（公開出願番号）：特開平8-227935
出願日： 1995年12月15日
公開日（公表日）： 1996年09月03日
要約：
【要約】【課題】 溝型素子分離を有する集積度の高い半導体装置において、素子分離表面にボイドの開口が生じることに起因する信頼性の悪化を防止する。【解決手段】 半導体基板10上にシリコン酸化膜11及びシリコン窒化膜12を順次堆積し、素子分離領域Rtoを開口したフォトレジスト膜FR1を用いて、シリコン窒化膜12,シリコン酸化膜11及び半導体基板10を順次エッチングし、溝10aを形成する。拡散防止膜14を堆積した後、リフロー性を有する分離用絶縁膜15を堆積する。素子分離領域Rto内の分離絶縁用膜15中にボイド19が発生するが、分離用絶縁膜15をリフローさせてボイド19を消滅させる。その後、基板全体をCMP法により平坦化し、シリコン窒化膜12,シリコン酸化膜11を除去した後、素子形成領域Rtrに、ゲート絶縁膜16、ゲート電極17a,サイドウォール24,ソース・ドレイン領域25等を形成する。
請求項（抜粋）：
MOSトランジスタを形成するための複数の素子形成領域と上記各素子形成領域を区画するための溝型素子分離領域とを有する半導体基板上に、エッチングストッパ膜を堆積する第1の工程と、上記素子分離領域を開口したマスクを用いてエッチングを行い、上記素子分離領域の上記エッチングストッパ膜と上記半導体基板の一部とを除去して、上記半導体基板に所定深さの溝部を形成する第2の工程と、上記溝部が形成された状態で、基板上に、リフロー性を有する材料からなり上記溝部の深さ寸法よりも大寸法の厚みを有する分離用絶縁膜を堆積する第3の工程と、熱処理により上記分離用絶縁膜をリフローさせる第4の工程と、上記分離用絶縁膜を少なくとも上記エッチングストッパ膜の表面が露出するまで除去しながら基板の表面をほぼ平坦にし、上記溝部内に上記分離用絶縁膜を残存させて、素子分離を形成する第5の工程と、上記素子形成領域内に、ゲート絶縁膜,ゲート電極及びソース・ドレイン領域を有するMOSトランジスタを形成する第6の工程とを備え、上記第4の工程及び第5の工程のうちいずれか一方の工程を上記第3の工程の後に行い、他方の工程を上記一方の工程の後かつ上記第6の工程の前に行うことを特徴とする半導体装置の製造方法。
引用特許：
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