特許

J-GLOBAL ID：200903007568569520

記憶回路ブロック及びデータの書込方法

発明者： 宮武 久忠 ,  野田 紘憙 ,  梅崎 宏 ,  浅野 秀夫 ,  砂永 登志男 ,  北村 恒二
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレーション
代理人 (1件)： 坂口 博 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-194227
公開番号（公開出願番号）：特開2003-016774
出願日： 2001年06月27日
公開日（公表日）： 2003年01月17日
要約：

【要約】【課題】同一カラムアドレスに属する複数のデータ・ビットに同時にデータを書き込む場合、ビット・ラインごとに電流を流す必要があるので、書き込みに必要な電流が大きくなる。【解決手段】第1のビット・ラインと第2のビット・ラインとを含む複数のビット・ライン対と、ビット・ライン対に流れる電流の向きに応じて情報を記憶する複数の記憶セルと、ビット・ライン対の少なくとも一つに接続され、第1のビット・ラインと第2のビット・ラインとに互いに逆向きの電流を流す少なくとも一つの電流駆動源と、ビット・ライン対とビット・ライン対とを接続する少なくとも一つのスイッチ回路と、記憶セルに記憶させる情報に応じて前記スイッチ回路の接続状態を制御する制御回路とを含む。

請求項（抜粋）：

第1のビット・ラインと第2のビット・ラインとを含む複数のビット・ライン対と、前記ビット・ライン対に流れる電流の向きに応じて情報を記憶する複数の記憶セルと、前記ビット・ライン対の少なくとも一つに接続され、前記第1のビット・ラインと前記第2のビット・ラインとに互いに逆向きの電流を流す少なくとも一つの電流駆動源と、ビット・ライン対とビット・ライン対とを接続する少なくとも一つのスイッチ回路と、前記記憶セルに記憶させる情報に応じて前記スイッチ回路の接続状態を制御する制御回路とを含む記憶回路ブロック。

IPC (4件)：

G11C 11/14 ,  G11C 11/15 ,  H01L 27/105 ,  H01L 43/08

FI (5件)：

G11C 11/14 Z ,  G11C 11/14 A ,  G11C 11/15 ,  H01L 43/08 Z ,  H01L 27/10 447

Fターム (6件)：

5F083FZ10 ,  5F083GA05 ,  5F083GA12 ,  5F083KA05 ,  5F083LA10 ,  5F083LA14

引用特許：

審査官引用 (1件)

• 薄膜磁性体記憶装置
  公報種別：公開公報   出願番号：特願2001-085233   出願人：三菱電機株式会社