特許
J-GLOBAL ID：200903007586554719

計算機システム

発明者：
小笠原 克久

小笠原 克久 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (3件)： 後藤 政喜 ,  藤井 正弘 ,  飯田 雅昭
公報種別：公開公報
出願番号（国際出願番号）：特願2006-351412
公開番号（公開出願番号）：特開2008-165318
出願日： 2006年12月27日
公開日（公表日）： 2008年07月17日
要約：
【課題】プロセッサからメモリにアクセスする性能に影響を与えることなく、メモリが消費する電力を大幅かつ確実に低減する計算機システムを提供する。【解決手段】制御用ノードと演算用ノードを備える計算機システムであって、制御用ノードは記憶装置に接続され、演算用ノードは、記憶装置に対する読み書きを制御用ノードに実行させるためにユーザ演算プログラムによって発行される処理要求を、制御用ノードに送信し、読み書き処理を完了したことを検出した場合、ユーザ演算プログラムの実行を再開する前に、ユーザ演算プログラムに割り当てられているメモリランクを活性状態にすることを特徴とする。【選択図】図2
請求項（抜粋）：
制御用ノードと演算用ノードとを備える計算機システムであって、 前記制御用ノードは、第一プロセッサと、前記第一プロセッサに接続され、ユーザ演算プログラムを記憶する記憶部と、他のノードに接続される第一インタフェースと、を備え、前記演算用ノードに実行させるユーザ演算プログラムを前記演算用ノードに送信し、 前記制御用ノードは、データを記憶する記憶装置に接続され、 前記演算用ノードは、前記制御用ノードによって送信されたユーザ演算プログラムを実行する第二プロセッサと、前記第二プロセッサに接続されるメモリと、前記第二プロセッサに接続され、前記制御用ノードに接続される第二インタフェースと、前記メモリに接続されるメモリコントローラと、を備え、 前記メモリの記憶領域は、前記メモリコントローラが独立に電力を制御可能な単位であるメモリランクに区分され、 前記メモリに供給される電力の状態は、前記メモリランク毎に、前記第二プロセッサから当該メモリランクに含まれる記憶領域にアクセスできる活性状態と、前記活性状態よりもアクセスに遅延が生じる不活性状態とのいずれかに制御され、 前記第二プロセッサは、 前記記憶装置に対する読み書きを前記第一プロセッサに実行させるために前記ユーザ演算プログラムによって発行される処理要求を、前記第二インタフェースを介して前記第一プロセッサに送信し、 前記処理要求の送信後に、前記ユーザ演算プログラムの実行を中断し、 前記第一プロセッサは、 前記処理要求を受信した場合、前記受信した処理要求に基づいて、前記記憶装置に対して読み書き処理を実行し、 前記第二プロセッサは、 前記第一プロセッサが読み書き処理を完了したことを検出した場合、前記ユーザ演算プログラムの実行を再開する前に、前記ユーザ演算プログラムに割り当てられているメモリランクを活性状態にすることを特徴とする計算機システム。
IPC (2件)：
G06F 12/06 ,  G06F 3/06
FI (2件)：
G06F12/06 515H ,  G06F3/06 301G
Fターム (5件)：
5B060MM15 ,  5B065BA01 ,  5B065CA11 ,  5B065CA16 ,  5B065ZA15
引用特許：
出願人引用 (4件)
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