特許
J-GLOBAL ID：200903007663419471
半導体集積回路装置
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-243029
公開番号（公開出願番号）：特開平10-093059
出願日： 1996年09月13日
公開日（公表日）： 1998年04月10日
要約：
【要約】【課題】基本セル内の未使用格子を利用して配線の最適化を図り、回路面積を削減する。【解決手段】ゲート電極G1A,G2Aが、トランジスタ領域の相互間の中央部に両方を合計して少なくとも6つのゲート端子GT2,GT4,GT5,GT7,GT9,GT10を備えることを可能とする中央端子領域T1A,T2Aを有する。
請求項（抜粋）：
第1の導電型の拡散領域に形成されたソース領域又はドレイン領域である第1のトランジスタ領域を共有する第1の導電型の第1,第2のトランジスタと、前記第1のトランジスタ領域に隣接して配置し第2の導電型の拡散領域に形成されたソース領域又はドレイン領域である第2のトランジスタ領域を共有する第2の導電型の第3,第4のトランジスタと、前記第1のトランジスタと前記第3のトランジスタとの共通の第1のゲート電極と、前記第2のトランジスタと前記第4のトランジスタとの共通の第2のゲート電極とを有するCMOS型基本セルを複数個配列して構成したゲートアレイ方式の半導体集積回路装置において、前記第1,第2のゲート電極が、前記第1,第2のトランジスタ領域の相互間の前記隣接箇所である中央部に両方を合計して少なくとも6つのゲート配線用端子を備えることを可能とする中央端子領域を有することを特徴とする半導体集積回路装置。
IPC (3件)：
H01L 27/118
, H01L 21/8238
, H01L 27/092
H01L 21/82 M
, H01L 27/08 321 J
