特許
J-GLOBAL ID：200903007705995486

フローティング・ゲート半導体構造

発明者：
ディオリオ クリストファー ジェイ

ディオリオ クリストファー ジェイ について

, 
ヒュームズ トッド イー

ヒュームズ トッド イー について


出願人/特許権者：
インピンジ インコーポレイテッド

インピンジ インコーポレイテッド について


代理人 (4件)： 熊倉 禎男 ,  大塚 文昭 ,  今城 俊夫 ,  西島 孝喜
公報種別：公表公報
出願番号（国際出願番号）：特願2004-520129
公開番号（公開出願番号）：特表2005-533372
出願日： 2003年07月09日
公開日（公表日）： 2005年11月04日
要約：
p-チャンネルMOSFETのチャンネルからドレインへの接合内のホール衝撃イオン化によって駆動される熱電子注入は、フローティング-ゲート・メモリを書き込むための新たなメカニズムを提供する。種々のpFETフローティング-ゲート構造は、このメカニズムと電子トンネリングの組合せを用いて、不揮発性のアナログ・メモリ、不揮発性のデジタル・メモリ、或いは、シリコンにおけるオンライン・ラーニングを実現する。素子が、電気的に隔離されたフローティング・ゲートを用いて、電気電荷を記憶するために、このメモリは不揮発性である。メモリに書き込む電子注入およびトンネリング・メカニズムが、通常の素子作動中に発生し得るので、これらの素子は、オンライン・ラーニングを可能とする。注入およびトンネリング・メカニズムが、フローティング・ゲートからそれぞれ、電子を加算し、除去するので、このメモリは更新され、ラーニングは双方向性である。このメモリ更新は、記憶されたメモリと、pFETsの端子電圧の双方に依存し、それらが双方向性なので、この素子は、オンライン・ラーニング機能を実現できる。
請求項（抜粋）：
p型ソース領域、 p型ドレイン領域、 前記ソース領域と前記ドレイン領域の間に配置されたチャンネル、 前記チャンネルに隣接して配置された絶縁体、および、 前記絶縁体に隣接して配置され、前記絶縁体によって前記チャンネルから電気的に絶縁されたフローティング・ゲート、 を備えるフローティング・ゲート半導体素子。
IPC (5件)：
H01L21/8247 ,  G11C11/54 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792
FI (3件)：
H01L29/78 371 ,  G11C11/54 ,  H01L27/10 434
Fターム (29件)：
5F083EP13 ,  5F083EP22 ,  5F083EP72 ,  5F083ER02 ,  5F083ER14 ,  5F083ER18 ,  5F083ER20 ,  5F083ER25 ,  5F083GA11 ,  5F083HA02 ,  5F083JA31 ,  5F083JA33 ,  5F083NA01 ,  5F083PR25 ,  5F101BA02 ,  5F101BA17 ,  5F101BB02 ,  5F101BB12 ,  5F101BC20 ,  5F101BD16 ,  5F101BD30 ,  5F101BD35 ,  5F101BD36 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BE08 ,  5F101BG01 ,  5F101BH11
引用特許：
出願人引用 (2件)
  • 米国特許第4,953,928号公報
  • 米国特許第4,622,656号公報
審査官引用 (5件)
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