特許
J-GLOBAL ID:200903007711247440
半導体装置およびその製造方法
発明者:
,
出願人/特許権者:
代理人 (1件):
早瀬 憲一
公報種別:公開公報
出願番号(国際出願番号):特願平4-092080
公開番号(公開出願番号):特開平5-267563
出願日: 1992年03月17日
公開日(公表日): 1993年10月15日
要約:
【要約】【目的】 半導体デバイスの主面側と裏面側にパターニングされた配線層を形成することにより配線の自由度の向上を図り、配線の多層化を容易にする。【構成】 SOI基板の主面上に通常プロセスによりデバイス層3を形成し、その後支持基板11を主面側に張りつけ、SOI基板の絶縁体膜2が露出するまで裏面側の基板1を除去する。次に絶縁体膜に接続孔を形成し、配線層16,17を裏面に形成する。また張りつけWSIにおいてもSOI基板を用いて、裏面から絶縁体膜を露出させればWSIウエハ上の任意の場所に電極を形成できる。
請求項(抜粋):
支持基板の上方に絶縁膜を介して形成された半導体デバイスと、この半導体デバイスの主面側と裏面側にパターニングされた配線層もしくは電極とを備えたことを特徴とする半導体装置。
IPC (4件):
H01L 27/00 301
, H01L 21/3205
, H01L 21/90
, H01L 27/12
引用特許:
審査官引用 (10件)
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特開平2-154232
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特開昭62-272556
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特開平3-044066
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特開昭60-178660
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特開平2-246259
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特開平1-018248
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特開昭59-048950
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特開昭62-219954
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特開平3-283449
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半導体装置およびその製造方法
公報種別:公開公報
出願番号:特願平3-180643
出願人:日本電気株式会社
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