特許
J-GLOBAL ID：200903007808117002
命令ループ・バッファ
発明者：
出願人/特許権者：
代理人 (1件)：
浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-362477
公開番号（公開出願番号）：特開2001-195302
出願日： 2000年11月29日
公開日（公表日）： 2001年07月19日
要約：
【要約】【課題】 1次のプログラム・キャッシュ・メモリおよび命令バッファ・サブシステム40を有する、ディジタル信号プロセッサのような命令プログラマブル・プロセッサを含む電子システムを提供する。【解決手段】 サブシステム40は、タグRAM54およびタグ比較器52と組み合わせたプログラム・データRAM60と、RAM60と並列なループ・キャッシュ・サブシステム62とを含む。命令フェッチ・ユニット10は、フェッチ番地をタグ比較器52およびサブシステム62に供給する。サブシステム62は、基準番地から始まるフェッチ番地のシーケンスに対応する命令オプコードを記憶するための分岐キャッシュ・レジスタ・ファイル76を含む。
請求項（抜粋）：
命令プログラマブル・プロセッサであって、命令オプコードを記憶するためのプログラム・メモリと、中央処理ユニットであって、データ処理命令を実行するための1以上の実行ユニットを含み、前記プログラム・メモリにフェッチ番地を供給して該フェッチ番地に対応する命令オプコードをそこからフェッチするための命令フェッチ・ユニットを含む、中央処理ユニットと、前記命令フェッチ・ユニットに結合されたループ・キャッシュであって、基準フェッチ番地を記憶するための基準番地レジスタと、分岐キャッシュ・レジスタ・ファイルであって、前記基準フェッチ番地から始まるフェッチ番地のシーケンスに対応する命令コードを記憶するための複数の記憶場所を有し、データ出力を有する、分岐キャッシュ・レジスタ・ファイルと、マルチプレクサであって、前記プログラム・メモリの出力に結合された第1の入力を有し、前記分岐キャッシュ・レジスタ・ファイルの前記データ出力に結合された第2の入力を有し、選択入力を有し、前記中央処理ユニットの前記命令フェッチ・ユニットに結合された出力を有する、マルチプレクサと、ループ・キャッシュ制御論理であって、前記プログラム・メモリの制御入力に結合された第1の制御出力を有し、前記マルチプレクサの前記選択入力に結合された第2の制御出力を有し、前記分岐キャッシュ・レジスタ・ファイルに記憶されている前記命令コードの1つに対応する前記フェッチ番地に応答して、前記分岐キャッシュ・レジスタ・ファイルの出力を選択するように前記マルチプレクサを制御し前記プログラム・メモリの読出しを禁止する、ループ・キャッシュ制御論理と、を含む、ループ・キャッシュと、を具備する、命令プログラマブル・プロセッサ。
IPC (3件)：
G06F 12/08 551
, G06F 9/32 330
, G06F 15/78 510
G06F 12/08 551 C
, G06F 9/32 330 C
, G06F 15/78 510 A
