特許

J-GLOBAL ID：200903007825506756

半導体記憶装置

発明者： 高木 信一
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-246710
公開番号（公開出願番号）：特開平10-092952
出願日： 1996年09月18日
公開日（公表日）： 1998年04月10日
要約：

【要約】【課題】DRAM装置の高集積化を図ること。【解決手段】メモリセルとして、ゲートがワード線WL、ソースがビット線BL、ドレインが電源線VLにそれぞれ接続され、チャネル領域下に基板の多数キャリア(正孔)を閉じ込めることができるp型シリコン層3、p型シリコンゲルマニウム層4およびp型シリコン層5で構成されたダブルヘテロ接合構造を有するnチャネルMOSトランジスタを用いる。

請求項（抜粋）：

基板の主表面に、ゲートがワード線、ソースがビット線、ドレインが電源線にそれぞれ接続され、チャネル領域下にダブルヘテロ接合構造を有するnチャネルMOSトランジスタからなるメモリセルを集積してなり、前記ダブルヘテロ接合構造は、第1の半導体層、第2の半導体層および第3の半導体層がこの順で基板側から積層されてなり、前記第2の半導体層の価電子帯の上端と真空準位とのエネルギー差が、前記第1および第3の半導体層の価電子帯の上端と真空準位とのエネルギー差よりも小さいことを特徴とする半導体記憶装置。

IPC (3件)：

H01L 21/8242 ,  H01L 27/108 ,  H01L 29/78

FI (2件)：

H01L 27/10 321 ,  H01L 29/78 301 H

引用特許：

審査官引用 (3件)

• 特開昭58-040855
  
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平4-330193   出願人：株式会社日立製作所
• 特開昭58-040855