特許

J-GLOBAL ID：200903007832263087

歩留り解析方法、半導体集積回路装置の設計方法および半導体集積回路装置

発明者： 柴田 英則
出願人/特許権者： 松下電器産業株式会社
代理人 (3件)： 高松 猛 ,  市川 利光 ,  橋本 公秀
公報種別：公開公報
出願番号（国際出願番号）：特願2005-067773
公開番号（公開出願番号）：特開2006-253409
出願日： 2005年03月10日
公開日（公表日）： 2006年09月21日
要約：

【課題】 従来の歩留り解析方法では、単一レイヤに対する製造上発生するダストの影響による歩留を解析する物であり、レイヤ間を跨る接続不良による歩留低下を予測できるものではなかった。【解決手段】 レイアウトCADデータ上で半導体製造工程で生ずるアライメントずれを擬似的に再現し、配線層間を接続するビアの面積値からアライメントズレによる歩留まり不良を解析する。またこの際、クリティカルパス等接続不良の発生による回路遅延への影響の高い部位に限定する等の重み付けを行う。【選択図】 図15

請求項（抜粋）：

半導体CADシステムにより作成された半導体集積回路のレイアウトパターンCADデータに含まれる異なる配線層の配線同士を接続する接続孔(以下、ビア)パターンを所定の値だけ変更するパターン変更ステップと、 前記移動させたビアパターンと配線パターンとの重なり部分のパターンを抽出する重なりパターン抽出ステップと、 前記重なりパターン抽出ステップで抽出した重なりパターンの各々の面積を算出する重なりパターン面積算出ステップと、 前記重なりパターン面積算出ステップより算出した面積値に基づいて、歩留りを評価する評価ステップと を有することを特徴とする歩留り解析方法。

IPC (3件)：

H01L 21/82 ,  G06F 17/50 ,  H01L 21/02

FI (5件)：

H01L21/82 T ,  G06F17/50 666S ,  G06F17/50 668M ,  H01L21/02 Z ,  H01L21/82 C

Fターム (12件)：

5B046AA08 ,  5B046BA04 ,  5F064BB03 ,  5F064BB19 ,  5F064DD03 ,  5F064DD08 ,  5F064DD10 ,  5F064EE03 ,  5F064EE26 ,  5F064EE27 ,  5F064HH06 ,  5F064HH09

引用特許：

出願人引用 (1件)

• 半導体装置の歩留り予測方法およびその装置
  公報種別：公開公報   出願番号：特願平7-229334   出願人：松下電器産業株式会社