特許
J-GLOBAL ID：200903033381371205
半導体装置の歩留り予測方法およびその装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願平7-229334
公開番号（公開出願番号）：特開平9-074056
出願日： 1995年09月06日
公開日（公表日）： 1997年03月18日
要約：
【要約】【課題】 半導体の製造前にチップ上のパターン要素が短絡する数を推定し歩留りを予測する。【解決手段】 パターン管理手段1は、キーボード7から品種名を受け取るとデータベース6から半導体チップ上に形成する予定のパターンを示すマスクパターンを抽出し、短絡確率算出手段2はマスクパターンのデータを用いて、チップ上のパターンと同形であるパターンを仮想し、仮想パターン要素どうしが仮想の異物によって短絡する確率(仮想短絡率)を仮想の異物の寸法毎に算出する。異物数測定手段3は、異物検査装置等から異物の寸法と単位面積当たりの個数を測定する。短絡数算出手段4は、仮想短絡率と単位面積当たりの異物の個数を乗算することによって、チップ上の単位面積当たりでパターン要素どうしが短絡する数(短絡数)を推定する。歩留り算出手段5は、短絡数を用いて製造終了後の半導体の歩留りを推定し、ディスプレイ8に表示する。
請求項（抜粋）：
第1の半導体チップと同形である仮想の平面内に前記第1の半導体チップの製造に用いるマスクパターンを示し、前記仮想の平面上に置いた仮想の異物が前記マスクパターンを構成する少なくとも2つの独立したパターン要素に同時に重なって前記少なくとも2つの独立したパターン要素どうしが短絡する確率を前記仮想の異物の寸法毎に算出する短絡確率算出過程と、前記マスクパターンを用いる工程または前記マスクパターンを用いる工程の前後の工程で使用する半導体製造装置内で第2の半導体チップ上に付着した異物の寸法と単位面積当たりの前記異物の個数を測定する異物数測定過程と、前記短絡確率算出過程で算出した前記第1の半導体チップにおける短絡する確率と前記異物数測定過程で測定した前記第2の半導体チップにおける異物の個数を異物の寸法毎に乗算し、前記第1の半導体チップの単位面積当たりでパターン要素どうしが短絡する数を算出する短絡数算出過程とを含む半導体装置の歩留り予測方法。
IPC (4件)：
H01L 21/02
, G01R 31/26
, G06F 17/50
, G06T 7/00
H01L 21/02 Z
, G01R 31/26 G
, G06F 15/60 666 S
, G06F 15/62 405 A
審査官引用 (1件)
-
歩留り予測装置とその方法
公報種別：公開公報
出願番号：特願平6-306035
出願人：日本テキサス・インスツルメンツ株式会社
引用文献：
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