高エネルギーギャップオフセット層構造を有するTFT素子

発明者：
出願人/特許権者： ,
代理人 (1件)：竹本松司 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-289490
公開番号（公開出願番号）：特開2000-124456
出願日： 1998年10月12日
公開日（公表日）： 2000年04月28日
要約：

【要約】【課題】 LCD画面品質を向上しうる高エネルギーギャップオフセット層構造を有するTFT素子の提供。【解決手段】低-高エネルギーギャップ半導体層構造を有し、上層にゲート電極を有するTFT素子(以下に、上層ゲート電極TFT素子と略称する)を提供し、低エネルギーギャップ半導体層を伝導キャリアのチャネル層とし、高エネルギーギャップオフセット層により伝導キャリアの発生するエネルギーバンドからエネルギーバンドへのトンネル現象を阻止し、ゲート誘因ドレインリーク電流を減らすことで、素子のオンオフ電流比を高め、それにより大幅にLCDの画面品質を高める効果を提供する。

請求項（抜粋）：

絶縁性の基底層70上に構築されるTFT素子とされて、該TFT素子は、上から下に配列されたゲート電極10、ゲート絶縁層20、チャネル層30、オフセット層40、ソース・ドレイン60を包括し、該ゲート絶縁層20は高電気抵抗値を有してゲート電極10とチャネル層30を隔離するのに用いられ、該チャネル層30は比較的低いエネルギーギャップを有する半導体層とされて該ゲート絶縁層20の下に配設され、伝導キャリアのチャネル層とされて該TFT素子が導通する時にソースからドレインへの電子又は正孔の流れに対する阻止を少なくして大量の電流を伝導可能で、導通時間を短縮し、該オフセット層40は比較的高いエネルギーギャップを有する半導体層とされて垂直にソース・ドレイン60とチャネル層30の間に重ねられることで、伝導キャリアがオフ時に発生しうるエネルギーバンドからエネルギーバンドへのトンネル現象を阻止してゲート誘因のドレインリーク電流を減らし、該TFT素子がオフとされる時に非常に低いオフ電流を有するようにしてあり、この高エネルギーギャップオフセット層がセルフアライン特性を有すると共に低エネルギーギャップチャネル層の下に重ね設けられたことで、余分の面積を増加せず、画素の密度を下げず、オン電流を増加すると共にオフ電流を減少してオンオフ電流比を高めるようにしてあり、以上の構成からなる高エネルギーギャップオフセット層構造を有するTFT素子。

IPC (4件)：

H01L 29/786 , H01L 21/336 , G09F 9/35 303 , G02F 1/136 500

FI (4件)：

H01L 29/78 617 A , G09F 9/35 303 , G02F 1/136 500 , H01L 29/78 617 L

Fターム (40件)：

2H092GA17 , 2H092JA24 , 2H092JA34 , 2H092JA37 , 2H092JA41 , 2H092JA47 , 2H092KA04 , 2H092KA05 , 2H092NA01 , 2H092NA22 , 2H092PA01 , 5C094AA02 , 5C094AA05 , 5C094AA25 , 5C094AA48 , 5C094AA53 , 5C094BA03 , 5C094BA43 , 5C094CA19 , 5C094DA13 , 5C094EA04 , 5C094FA01 , 5C094FA02 , 5C094FB02 , 5C094FB03 , 5C094FB14 , 5C094GB10 , 5F110AA05 , 5F110CC05 , 5F110CC07 , 5F110EE23 , 5F110GG01 , 5F110GG02 , 5F110GG03 , 5F110GG04 , 5F110GG13 , 5F110GG14 , 5F110GG15 , 5F110HK00 , 5F110HM14

引用特許：

審査官引用 (6件)

薄膜トランジスタ及びその製法
公報種別：公開公報出願番号：特願平3-233803 出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション
特開平2-062077
特開昭63-001072

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