不揮発性半導体記憶装置及びその製造方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：鈴江武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-195786
公開番号（公開出願番号）：特開平8-064700
出願日： 1994年08月19日
公開日（公表日）： 1996年03月08日
要約：

【要約】【目的】浮遊ゲートのスリット幅を短くして高信頼性でかつ高密度なNAND型EEPROMを提供すること。【構成】 pウェル11上に浮遊ゲート21と制御ゲート43を積層したメモリセルの複数個からなるNANDセルが2次元配置されたアレイを有し、各NANDセルのドレイン側は選択ゲートを介して列方向に走るビット線69に接続され、各NANDセル内の制御ゲート43は行方向に連続的に配設されてワード線を構成するEEPROMにおいて、列方向に形成された素子分離用トレンチ内に埋込まれ、上部がウェル表面より上に突出しかつトレンチより狭く形成された絶縁膜17と、絶縁膜17のスリット部にトンネル絶縁膜19を介して埋込み形成された浮遊ゲート21と備え、浮遊ゲート直下に位置する電気的活性化領域と浮遊ゲート21の行方向の形成位置との間に、製造上の合わせずれが存在しない自己整合的な浮遊ゲート形状を有する。

請求項（抜粋）：

半導体基板上に電荷蓄積層と制御ゲートを積層してなるFETMOS構造のメモリセルを複数個接続してなるメモリセルユニットがマトリックス配置されたメモリセルアレイを有し、各メモリセルユニットは選択ゲートを介して列方向に走るビット線に接続され、各メモリセルユニット内の制御ゲートは行方向に連続的に配設されてワード線を構成する不揮発性半導体記憶装置において、前記基板上に形成すべき電荷蓄積層の行方向に隣接する各ゲート間のスリット位置に対応するように一定のピッチのもとで列方向にパターニングされ、かつその幅及び高さの両方が任意に制御された絶縁膜と、前記絶縁膜のスリット部における前記基板上にトンネル絶縁膜を介して埋込み形成された電荷蓄積層とを具備してなり、前記電荷蓄積層の直下に位置するチャネルとしての電気的活性化領域と前記電荷蓄積層の行方向の形成位置との間に、製造上の合わせずれが全く存在しない自己整合的な電荷蓄積層形状を有することを特徴とする不揮発性半導体記憶装置。

IPC (4件)：

H01L 21/8247 , H01L 29/788 , H01L 29/792 , H01L 27/115

FI (2件)：

H01L 29/78 371 , H01L 27/10 434

引用特許：

審査官引用 (2件)

不揮発性半導体記憶装置
公報種別：公開公報出願番号：特願平4-080172 出願人：日本電気株式会社
特開平3-060071

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