特許

J-GLOBAL ID：200903008121877119

FEMFET装置およびその製作方法

発明者： シュレッサー、ティル ,  ハネーダー、トーマス ペーター
出願人/特許権者： インフィネオン テヒノロギーズ アーゲー
代理人 (1件)： 恩田 博宣 (外1名)
公報種別：公表公報
出願番号（国際出願番号）：特願2000-587383
公開番号（公開出願番号）：特表2002-532884
出願日： 1999年12月01日
公開日（公表日）： 2002年10月02日
要約：

【要約】本発明は、半導体基板(10)を備えたFEMFET装置と、半導体基板(10)に設けられた少なくとも1つの電界効果トランジスタ(S,D,K,GS)とに関する。前記電界効果トランジスタはソース領域(S)、ドレイン領域(D)、チャネル領域(K)およびゲートスタック(GS)を有する。前記ゲートスタック(GS)は少なくとも1つの強誘電体層(FE)と、少なくとも1つの薄い拡散バリア層(50)とを有する。拡散バリア層(50)は最下部の強誘電体層(FE)と半導体基板(10)との間に配置され、強誘電体層(FE)の成分の半導体基板(10)への拡散を実質的に防止するように構成されている。

請求項（抜粋）：

FEMFET装置であって、 半導体基板(10)と、 半導体基板(10)に設けられ、ソース領域(5)、ドレイン領域(D)、チャネル領域(K)、およびゲートスタック(GS)を有する少なくとも1つの電界効果トランジスタ(S,D,K,GS)とを有し、 ゲートスタック(GS)が少なくとも1つの強誘電体層(FE)を有するFEMFET装置において、 ゲートスタック(GS)が、底部強誘電体層(FE)と半導体基板(10)との間に配置された少なくとも1つの薄い拡散バリア層(50)を有し、前記拡散バリア層(50)が、構成成分が1または複数の強誘電体層(FE)から出て半導体基板(10)へと拡散するのを実質的に防止するように構成されていることを特徴とするFEMFET装置。

IPC (4件)：

H01L 27/105 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (2件)：

H01L 27/10 444 A ,  H01L 29/78 371

Fターム (9件)：

5F083FR06 ,  5F083GA24 ,  5F083GA25 ,  5F083HA07 ,  5F083JA02 ,  5F083JA15 ,  5F083JA17 ,  5F101BA62 ,  5F101BB02

引用特許：

審査官引用 (2件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平8-136128   出願人：日本電気株式会社
• 強誘電体記憶装置およびその製造方法
  公報種別：公開公報   出願番号：特願平6-318123   出願人：日本電信電話株式会社