特許

J-GLOBAL ID：200903008131531768

不揮発性半導体記憶装置

発明者： 岩佐 昇一
出願人/特許権者： 新日本製鐵株式会社
代理人 (1件)： 櫻井 俊彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-139094
公開番号（公開出願番号）：特開平6-326277
出願日： 1993年05月17日
公開日（公表日）： 1994年11月25日
要約：

【要約】 (修正有)【目的】 従来のNAND構造と同等の高集積性と、従来のNOR構造と同等のランダムアクセス可能性に伴う高速性とを兼備した新規な不揮発性半導体記憶装置の提供。【構成】 行方向に配列されたメモリセル群(MG1〜MGm)が列方向に複数配列されることにより一つのメモリブロックが構成され、このメモリブロックの列方向の複数配列により不揮発性半導体記憶装置が構成される。各内のメモリセル群を構成する各メモリセル(M11〜M1n,M21〜M2n,・・・Mm1〜Mmn)は、ソース領域を一方の隣接メモリセルのドレイン領域と共用しかつドレイン領域を他方の隣接メモリセルのソース領域と共用することにより相互に直列接続されるとともに両端のメモリセルがそれぞれ出力線(OT)と副ビット線(b1〜bm)の一つとに接続されている。各メモリセル群(MG1〜MGm)が表面に形成される第一導電型の半導体層(111〜11m)は、行方向に延長されて複数の主ビット線(B1〜Bm)の一つに接続されている。

請求項（抜粋）：

第1導電型の半導体層の表面に、第2導電型のソース領域及びドレイン領域が形成され、これらのソース領域とドレイン領域との間にチャネル領域が形成され、このチャネル領域の上方に絶縁層を介在させながら浮遊ゲートと制御ゲートとが形成されることにより、浮遊ゲートの帯電状態に応じた1ビットの情報を保持する不揮発性のメモリセルが形成され、このメモリセルが行方向に複数配列されることによりメモリセル群が形成され、各メモリセル群が列方向に複数配列されることにより前記各メモリセルが二次元的に配列されたメモリブロックが形成され、さらに、各メモリブロックが前記列方向に所定個数配列されることにより各メモリブロック内の同一行と同一列の交差箇所に位置するメモリセルによって同時に読出し/書込みされる所定ビット数の並列データが保持される不揮発性半導体記憶装置であって、前記各メモリブロック内の各メモリセル群を構成する各メモリセルは、前記ソース領域を一方の隣接メモリセルのドレイン領域と共有しかつ前記ドレイン領域を他方の隣接メモリセルのソース領域と共有することにより相互に直列接続される共に、両端のメモリセルがそれぞれ出力線と複数の副ビット線の一つとに接続され、前記各メモリブロック内の各メモリセル群が表面に形成される第1導電型の半導体層は、列方向には複数分離された状態で行方向に延長されて複数の主ビット線の一つに接続され、前記各メモリブロック内の各メモリセル群内の同一行の各メモリセルの制御ゲートは、列方向に延長される複数のワード線の一つに接続されると共に、前記各メモリブロック内の消去対象のメモリセルを前記主ビット線と前記ワード線との組合せによって選択することにより各線の交差箇所に位置する選択メモリセルについては前記チャネル領域との間のトンネリングにより浮遊ゲートの帯電状態を制御する消去手段と、前記各メモリブロック内の書込み対象のメモリセルを前記主ビット線の一つと前記ワード線の一つとの組合せによって選択することにより各線の交差箇所に位置する選択メモリセルについては前記チャネル領域との間のトンネリングにより浮遊ゲートの帯電状態を制御する書込み手段と、前記各メモリブロック内の読出し対象のメモリセルを前記副ビット線の一つと前記ワード線の一つとの組合せによって選択する読出し手段とを備えたことを特徴とする不揮発性半導体記憶装置。

IPC (7件)：

H01L 27/115 ,  G11C 16/02 ,  G11C 16/04 ,  G11C 16/06 ,  H01L 27/10 481 ,  H01L 29/788 ,  H01L 29/792

FI (4件)：

H01L 27/10 434 ,  G11C 17/00 307 D ,  G11C 17/00 309 C ,  H01L 29/78 371

引用特許：

審査官引用 (2件)

• 不揮発性記憶装置
  公報種別：公開公報   出願番号：特願平3-218425   出願人：ソニー株式会社
• 特開平4-014871