特許
J-GLOBAL ID：200903008414563810

メモリ構成方式

発明者：
杉山 幸範

杉山 幸範 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平6-232465
公開番号（公開出願番号）：特開平8-077065
出願日： 1994年09月02日
公開日（公表日）： 1996年03月22日
要約：
【要約】【目的】キャッシュメモリと通常のメモリが内蔵されたMPUにおいて、キャッシュメモリと通常のメモリの両方の消費電力を同時に大幅に削減するメモリ構成方式の提供。【構成】ブロック内にキャッシュメモリと通常メモリとを含むと共に複数のメモリブロックに分割して構成され、アドレスが複数のメモリブロックの一を指定する少なくとも1ビットのメモリブロック指定フィールドを含み、アドレスを入力し該アドレスで参照されるデータが通常メモリとキャッシュメモリのいずれのメモリにあるかを検出するデータ位置検出部を備え、データの読み出しの際に、まずメモリブロック指定フィールドにより複数のメモリブロックのうちの一が選択され、該メモリブロックからデータが読み出され、データ位置検出部の検出信号に基づき、キャッシュメモリと通常メモリから読み出されたデータのいずれか一を選択出力する。
請求項（抜粋）：
キャッシュメモリと、通常にリード/ライトが可能なメモリ(「通常メモリ」という)と、を含むマイクロプロセッサユニットのメモリの構成方式であって、ブロック内にキャッシュメモリと通常メモリとを共に含む複数のメモリブロックに分割して構成され、アドレスが前記複数のメモリブロックのうちの一を指定する少なくとも1ビットから成るメモリブロック指定フィールドを含み、前記アドレスを入力し、該アドレスで参照されるデータが前記キャッシュメモリと通常メモリのいずれのメモリにあるかを検出するデータ位置検出部を備え、データの読み出しの際に、まず前記メモリブロック指定フィールドにより前記複数のメモリブロックのうちの一が選択され、該選択されたメモリブロックからデータの読み出しが行なわれ、前記データ位置検出部の検出信号に基づき、前記キャッシュメモリと通常メモリから読み出されたデータのいずれか一を選択出力する、ことを特徴とするメモリ構成方式。
IPC (3件)：
G06F 12/06 515 ,  G06F 12/08 ,  G06F 12/08 310
引用特許：
審査官引用 (2件)

前のページに戻る

TOP

BOTTOM