特許
J-GLOBAL ID：200903008430827827

半導体記憶装置及びその製造方法

発明者：
荒井 史隆

荒井 史隆 について

, 
白田 理一郎

白田 理一郎 について

, 
水上 誠

水上 誠 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (2件)： 伊丹 勝 ,  田村 和彦
公報種別：公開公報
出願番号（国際出願番号）：特願2005-379017
公開番号（公開出願番号）：特開2007-180389
出願日： 2005年12月28日
公開日（公表日）： 2007年07月12日
要約：
【課題】縦型メモリセルを縦積みしたNANDセルユニットをもつ半導体記憶装置とその製造方法を提供する。【解決手段】半導体記憶装置は、半導体基板と、その基板上に一方向に細長いパターンをもって配列されたそれぞれ複数層のゲート配線が絶縁膜で互いに分離されて積層されかつそれらのゲート配線と絶縁膜とが交互に露出する側面をもつ複数のゲート配線積層体と、各ゲート配線積層体の側面に形成された絶縁性の電荷蓄積層を内部に含むゲート絶縁膜と、各ゲート配線積層体の側面にゲート絶縁膜を介して対向すると共に、ゲート配線の長手方向に所定ピッチで配列された複数のピラー状半導体と、各ピラー状半導体の上面にコンタクトして、ゲート配線と直交するように形成されたデータ線とを有する。【選択図】図2
請求項（抜粋）：
半導体基板と、 前記半導体基板のセルアレイ領域全面に形成されたセルアレイの共通ソース線となる不純物拡散層と、 前記半導体基板のセルアレイ領域上に一方向に細長いパターンをもって配列された、それぞれ金属又は金属シリサイドにより形成された複数層のゲート配線が絶縁膜で互いに分離されて積層されかつそれらのゲート配線と絶縁膜とが交互に露出する側面をもつ複数のゲート配線積層体と、 前記各ゲート配線積層体の側面に形成された絶縁性の電荷蓄積層を内部に含むゲート絶縁膜と、 前記ゲート配線の長手方向に所定ピッチで配列されて、少なくとも一側面が前記ゲート配線積層体に前記ゲート絶縁膜を介して対向し他の側面が素子分離絶縁膜に接する、前記不純物拡散層と同じ導電型でそれより低不純物濃度の複数のピラー状半導体と、 前記各ピラー状半導体の上面にコンタクトして、前記ゲート配線と直交するように形成されたデータ線と、 を有することを特徴とする半導体記憶装置。
IPC (4件)：
H01L 21/824 ,  H01L 27/115 ,  H01L 29/792 ,  H01L 29/788
FI (2件)：
H01L27/10 434 ,  H01L29/78 371
Fターム (32件)：
5F083EP18 ,  5F083EP22 ,  5F083EP76 ,  5F083ER03 ,  5F083ER19 ,  5F083JA04 ,  5F083JA19 ,  5F083JA33 ,  5F083JA35 ,  5F083JA36 ,  5F083JA37 ,  5F083JA39 ,  5F083JA56 ,  5F083LA12 ,  5F083LA16 ,  5F083NA01 ,  5F083PR33 ,  5F083PR36 ,  5F083PR41 ,  5F083ZA21 ,  5F101BA45 ,  5F101BB02 ,  5F101BC02 ,  5F101BD16 ,  5F101BD34 ,  5F101BD35 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BH09 ,  5F101BH16 ,  5F101BH21
引用特許：
出願人引用 (3件) 審査官引用 (2件)

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