特許
J-GLOBAL ID：200903051635530129

メモリセルユニット、不揮発性半導体装置およびそれを備えてなる液晶表示装置

発明者：
舛岡 富士雄

舛岡 富士雄 について

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桜庭 弘

桜庭 弘 について

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松岡 史宜

松岡 史宜 について

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上野 庄之助

上野 庄之助 について


出願人/特許権者：
舛岡 富士雄

舛岡 富士雄 について

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シャープ株式会社

シャープ株式会社 について


代理人 (1件)： 野河 信太郎
公報種別：公開公報
出願番号（国際出願番号）：特願2003-315492
公開番号（公開出願番号）：特開2005-085938
出願日： 2003年09月08日
公開日（公表日）： 2005年03月31日
要約：
【課題】メモリセルの電荷蓄積層へ電子注入を行う際に非選択メモリセルユニットに印加される書き込み阻止電圧に対して十分な耐圧を持った選択トランジスタを備え、非選択メモリセルへの誤書き込みを確実に防止する。【解決手段】ソース拡散層11を有する半導体基板13と、最上部にドレイン拡散層7を有する柱状半導体層12と、第1不純物拡散層9を介して垂直方向に直列接続したメモリセル列と、第2不純物拡散層8を介してメモリセル列の一端とドレイン拡散層7とを接続する第1選択トランジスタと、第3不純物拡散層10を介してメモリセル列の他端とソース拡散層11とを接続する第2選択トランジスタとを備え、第3不純物拡散層とソース拡散層との距離が、各メモリセルを挟んで隣り合う不純物拡散層間距離よりも長く設定されることによりソース拡散層-第1不純物拡散層間に書き込み阻止電圧が印加された場合に第2選択トランジスタのパンチスルーが回避し得るメモリセルユニット。【選択図】図1
請求項（抜粋）：
表面にソース拡散層を有する半導体基板と、 ソース拡散層上に垂直方向に設けられ最上部にドレイン拡散層を有する柱状半導体層と、 電荷蓄積層と制御ゲートとを有するメモリセルを第1不純物拡散層を介して柱状半導体層上に基板と垂直方向に複数直列接続したメモリセル列と、 第2不純物拡散層を介してメモリセル列の一端とドレイン拡散層とを接続する第1選択トランジスタと、 第3不純物拡散層を介してメモリセル列の他端とソース拡散層とを接続する第2選択トランジスタとを備え、 第3不純物拡散層とソース拡散層との距離が、各メモリセルを挟んで隣り合う不純物拡散層間距離よりも長く設定されることによりソース拡散層-第1不純物拡散層間に書き込み阻止電圧が印加された場合に第2選択トランジスタのパンチスルーが回避し得るメモリセルユニット。
IPC (5件)：
H01L21/8247 ,  G02F1/133 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792
FI (3件)：
H01L27/10 434 ,  G02F1/133 550 ,  H01L29/78 371
Fターム (35件)：
2H093NA16 ,  2H093NA53 ,  2H093NC13 ,  2H093NC29 ,  2H093NC34 ,  2H093ND03 ,  2H093ND06 ,  2H093ND58 ,  5F083EP03 ,  5F083EP22 ,  5F083EP33 ,  5F083EP34 ,  5F083EP55 ,  5F083EP76 ,  5F083ER02 ,  5F083ER09 ,  5F083ER22 ,  5F083GA15 ,  5F083JA04 ,  5F083PR09 ,  5F083PR39 ,  5F083PR40 ,  5F083ZA12 ,  5F083ZA14 ,  5F101BA12 ,  5F101BA29 ,  5F101BA36 ,  5F101BB02 ,  5F101BC11 ,  5F101BD16 ,  5F101BD22 ,  5F101BD33 ,  5F101BD34 ,  5F101BE05 ,  5F101BE07
引用特許：
出願人引用 (2件) 審査官引用 (5件)
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