特許
J-GLOBAL ID：200903008500042601
半導体装置
発明者：
,
,
,
,
,
出願人/特許権者：
,
代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平3-218267
公開番号（公開出願番号）：特開平5-054653
出願日： 1991年08月29日
公開日（公表日）： 1993年03月05日
要約：
【要約】【目的】従来DRAMにおいて、高速読出しは構成素子数を増やすことにより行っていた。その結果、チップ面積が増大する問題が発生する。この問題に対処するため、従来と同様の高速読出しを可能とする構成素子の少ない回路構成を提案し、DRAMチップ面積の低減を図る。【構成】読出し信号線,書込み信号線を共通化する。さらに、増幅回路のNMOSトランジスタを読出し回路のMOSトランジスタと兼用し、再書き込み動作時だけでなく、読み出し動作時および書込み動作時にも使用する。【効果】従来と同等の高速読出しを可能としたまま構成素子数および使用配線数が低減できるため、DRAMチップの面積が低減が実現できる。
請求項（抜粋）：
差動増幅回路を構成する2つのMOSトランジスタM1,M2において、信号発生回路が接続された信号線対D,/Dが該2つのMOSトランジスタのゲートに接続され、該2つのMOSトランジスタの2つのソースに同電位VSを供給する手段を有し、該2つのMOSトランジスタM1,M2のドレインと該信号発生回路が接続された該信号線対D,/Dとの間に各々第1のスイッチMOSトランジスタM3,M4を有し、該2つのMOSトランジスタM1,M2のドレインa,bと他の端子IO,/IOとの間に各々第2のスイッチMOSトランジスタM5,M6を有することを特徴とする半導体装置。
IPC (2件)：
G11C 11/409
, H01L 27/108
G11C 11/34 353 A
, H01L 27/10 325 P
