特許
J-GLOBAL ID：200903008571412922
半導体装置のトレンチ素子分離方法
発明者：
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出願人/特許権者：
代理人 (1件)：
服部 雅紀
公報種別：公開公報
出願番号（国際出願番号）：特願平8-287944
公開番号（公開出願番号）：特開平9-321132
出願日： 1996年10月30日
公開日（公表日）： 1997年12月12日
要約：
【要約】【課題】 ハンプ現象及び逆狭幅効果を防止し得る、半導体装置のトレンチ素子分離方法を提供する。【解決手段】 半導体基板上10にパッド層、マスク層及びバッファー層を順番に形成する段階と、活性領域を限定するバッファー層パターン、マスク層パターン及びパッド層パターンを形成する段階と、バッファー層パターンを取り除く段階と、マスク層パターンをマスクとし半導体基板10を所定の深さで蝕刻してトレンチ領域を形成する段階と、トレンチ領域の内壁及びマスク層パターンの表面に酸化膜を形成する段階と、トレンチ領域を埋立てるための絶縁物質層を蒸着する段階と、絶縁物質層をアニーリングして高密度化させる段階と、マスク層パターンが露出されるまで絶縁物質層及び酸化膜をCMP 工程を用いて平坦化する段階と、マスク層パターン及びパッド層パターンを順番に取り除く段階とを含むことを特徴とする。
請求項（抜粋）：
(a)半導体基板上にパッド層、マスク層及びバッファー層を順番に形成する段階と、(b) 前記バッファー層、マスク層及びパッド層をパタニングして活性領域を限定するバッファー層パターン、マスク層パターン及びパッド層パターンを形成する段階と、(c) 前記バッファー層パターンを取り除く段階と、(d) 前記マスク層パターンをマスクとし前記半導体基板を所定の深さで蝕刻してトレンチ領域を形成する段階と、(e) 前記トレンチ領域の内壁及び前記マスク層パターンの表面に酸化膜を形成する段階と、(f) 前記トレンチ領域を埋立てるための絶縁物質層を蒸着する段階と、(g) 前記絶縁物質層を1,000 〜1,400 °Cの温度で30分〜8 時間だけアニーリングして高密度化させる段階と、(h) 前記マスク層パターンが露出されるまで前記絶縁物質層及び酸化膜をCMP工程にて平坦化する段階と、(i) 前記マスク層パターン及びパッド層パターンを順番に取り除く段階とを含むことを特徴とする半導体装置のトレンチ素子分離方法。
引用特許：
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