特許
J-GLOBAL ID：200903008608119236
ECC機能付き半導体記憶装置
発明者：
出願人/特許権者：
代理人 (6件)：
深見 久郎
, 森田 俊雄
, 仲村 義平
, 堀井 豊
, 野田 久登
, 酒井 將行
公報種別：公開公報
出願番号（国際出願番号）：特願2003-315488
公開番号（公開出願番号）：特開2005-085357
出願日： 2003年09月08日
公開日（公表日）： 2005年03月31日
要約：
【課題】 メモリセルアレイのうち特定の列のみにデータの書込みを行なうような場合にでも、高速に書込みができるECC機能付き半導体記憶装置を提供する。【解決手段】 パリティ部のメモリセルは、ワード線WLと読出し用ビット線対RBLPとに接続され、ワード線PWLと書込み用ビット線対WBLPとに接続される。ECC読出し回路15は、ノーマル部の読出しデータの訂正を行なう。ノーマル部の書込みドライバWDRは、書込みが指示されたときに、データの読出し後に書込みデータをビット線対に出力する。ECC書込み回路16は、パリティを算出する。第2ロウ系デコーダ19は、1サイクル前で指定された行と同一行のワード線PWLを活性化させ、パリティ部の書込みドライバWDRは、1サイクル前にいずれかの列が書込みを指示されたときに、パリティを書込み用ビット線対WBLPに出力する。【選択図】 図1
請求項（抜粋）：
行列状に配置されるとともに、複数の列を1個の群としたときに複数群に分割され、群単位でデータの読出しおよび書込みが行なわれる正規部のメモリセルアレイと、各行が正規部の同一行のメモリセルのデータのパリティを記憶するパリティ部のメモリセルアレイとを備えたECC機能付き半導体記憶装置であって、
正規部と同一のワード線の活性化によってその開閉が制御され、読出し用ビット線対と接続される読出し用のポートと、パリティ部専用のワード線の活性化によってその開閉が制御され、書込み用ビット線対と接続される書込み用のポートを有するパリティ部のメモリセルと、
正規部の各列のメモリセルからデータの読出しを行なう正規部の各列の読出し系回路と、
パリティ部の各列のメモリセルから前記読出し用ポートおよび前記読出し用ビット線対を通じて、パリティの読出しを行なうパリティ部の各列の読出し系回路と、
前記パリティ部の各列の読出し系回路で読み出されたパリティを用いて、前記正規部の各列の読出し系回路で読み出されたデータに誤りがあれば、訂正を行なう訂正回路と、
読書き制御信号が非書込みを指示する群に属する列についての前記訂正回路から出力されるデータと、前記読書き制御信号が書込みを指示する群に属する列についての前記外部からの書込みデータとからなる情報ビットのデータについてのパリティを算出するパリティ算出回路と、
正規部の各列が属する群の読書き制御信号が書込みを指示するときに、外部からの書込みデータをビット線対を通じてメモリセルに書込む正規部の各列の書込みドライバと、
外部からのアドレス信号を所定サイクル遅延させて遅延アドレス信号を出力するアドレス遅延回路と、
前記遅延アドレス信号に従って、パリティ部専用のワード線を活性化させるパリティ部専用のロウ系デコーダと、
各群の読書き制御信号を所定サイクル数遅延させて各群の遅延読書き制御信号を出力する制御信号生成回路と、
いずれかの群の前記遅延読書き制御信号が書込みを指示するときに、前記算出されたパリティを前記書込み用ビット線対および書込み用ポートを通じてメモリセルに書込むパリティ部の各列の書込みドライバとを備えたECC機能付き半導体記憶装置。
IPC (2件)：
FI (2件)：
G11C29/00 631Q
, G11C11/34 341C
5B015HH03
, 5B015JJ21
, 5B015KB81
, 5B015KB92
, 5B015NN09
, 5B015PP01
, 5B015QQ18
, 5L106AA02
, 5L106BB12
, 5L106GG03
