特許
J-GLOBAL ID：200903008676396728
電源保護回路
発明者：
出願人/特許権者：
代理人 (1件)：
舘野 千惠子
公報種別：公開公報
出願番号（国際出願番号）：特願2003-382296
公開番号（公開出願番号）：特開2005-150207
出願日： 2003年11月12日
公開日（公表日）： 2005年06月09日
要約：
【課題】 内部回路の過電圧印加による破壊を適確に防止し、チップ上の占有面積が縮小される電源保護回路を提供する。【解決手段】 通常動作時は抵抗5a、5bの接続点から、NチャネルトランジスタN1のゲートに、トランジスタN1の最小スレッシュ電圧VTmin以下の電圧が印加され、トランジスタN1は0FFで電流は流れず通常動作が実行され、静電気の印加で電源電圧がVmaxを越えると、抵抗5a、5bの接続点からトランジスタN1のゲートに、最小スレッシュ電圧VTminを越える電圧が印加され、トランジスタN1が0Nとなり電流が流れて内部回路1への高電圧電源の供給が遮断され、高電圧ライン7と低電圧ライン8間に接続された内部回路1に、静電気印加で異常上昇した弾圧印加はなく、内部回路1の過電圧の印加での回路破壊が防止可能になり、一個のNチャネルトランジスタと2個の抵抗でチップ上の占有面積を縮小して構成可能になる。【選択図】 図1
請求項（抜粋）：
集積回路への静電気の印加による内部回路の破壊を防止する電源保護回路であり、
前記内部回路に供給される高電圧電源の高電圧ラインと、アース電位の低電圧ライン間に接続されるNチャネルトランジスタと、前記高電圧ラインと前記低電圧ライン間に接続され、抵抗分割点が前記Nチャネルトランジスタのゲートに接続される抵抗値分割型抵抗器とを備え、
前記Nチャネルトランジスタの最小スレシュ電圧をVTmin、前記高電圧電源の最大電圧をVmax、前記抵抗値分割型抵抗器の前記高電圧ラインと前記抵抗分割点間の抵抗値をR1、前記抵抗分割点と前記低電圧ライン間の抵抗値をR2として、
VTmin>Vmax・R2/(R1+R2)に設定されていることを特徴とする電源保護回路。
IPC (2件)：
FI (1件)：
Fターム (6件)：
5F038BH02
, 5F038BH04
, 5F038BH07
, 5F038BH13
, 5F038BH15
, 5F038EZ20
