特許
J-GLOBAL ID：200903008805742115
テスト回路を内蔵した集積回路
発明者：
出願人/特許権者：
代理人 (1件)：
前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-086159
公開番号（公開出願番号）：特開平9-026463
出願日： 1996年04月09日
公開日（公表日）： 1997年01月28日
要約：
【要約】【課題】 集積回路に内蔵されたテスト回路のみで、該集積回路が印刷回路基板上でどのような素子に接続されるかに関わりなく、該集積回路の信号端子のオープン不良を検知できるようにする。【解決手段】 集積回路10の中に、テストモードにおいて各々対応する信号端子を介して印刷回路基板上の対応する配線が持つ浮遊容量Cへ充電電流を供給するための複数のトライステートバッファ22a,22b,22cと、各々対応するトライステートバッファの入力遷移時刻とその出力遷移時刻との時間間隔を表わすパルス幅を有する論理信号を供給するための複数のイクスクルーシブORゲート23a,23b,23cとを備えたテスト回路を設ける。信号端子が印刷回路基板上の配線に正常に電気接続されているときと、電気接続されていないときとの容量差を、論理信号のパルス幅の差に変換して、信号端子のオープン不良の半田付け欠陥を検知する。
請求項（抜粋）：
印刷回路基板上に実装される集積回路であって、前記印刷回路基板上の配線への電気接続のための複数の信号端子と、前記複数の信号端子の各々を介して、前記印刷回路基板上の対応する配線が持つ浮遊容量をそれぞれ充電するための第1の回路手段と、前記第1の回路手段により充電される浮遊容量の差から、前記複数の信号端子が前記印刷回路基板上の配線に正常に電気接続されているかどうかを調べるための第2の回路手段とを備えたことを特徴とする集積回路。
IPC (5件)：
G01R 31/28
, G06F 11/22 310
, H01L 21/66
, H01L 27/04
, H01L 21/822
G01R 31/28 V
, G06F 11/22 310 M
, H01L 21/66 R
, H01L 21/66 F
, H01L 27/04 T
