半導体集積回路

発明者： , ,
出願人/特許権者： ,
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-031278
公開番号（公開出願番号）：特開2002-237742
出願日： 2001年02月07日
公開日（公表日）： 2002年08月23日
要約：

【要約】【課題】低電圧動作が可能になり、パターン面積が小さくて済み、検出精度が向上する電圧比較回路を内蔵したICを提供する。【解決手段】VDD1ノードにソースが接続され、ドレイン・ゲート相互が接続されPMOSトランジスタP1と、このPMOSトランジスタとドレイン同士が接続され、GNDノードにソースが接続され、ゲートにバイアス電位が与えられるNMOSトランジスタN1と、VDD2ノードにソースが接続されたPMOSトランジスタP2と、このPMOSトランジスタとドレイン同士が接続され、GND ノードにソースが接続され、ゲートにNMOSトランジスタN1と同じバイアス電位が与えられるNMOSトランジスタN2とを具備し、VDD1とVDD2との大小を比較した結果に応じて異なる論理レベルの信号がPMOSFET のドレインから出力する電圧比較回路10を内蔵する。

請求項（抜粋）：

第1の電圧ノードにソースが接続され、ドレイン・ゲート相互が接続され第1導電型の第1のMOSFETと、前記第1のMOSFETとドレイン同士が接続され、第2の電圧ノードにソースが接続され、ゲートに第1のバイアス電位が与えられる第2導電型の第2のMOSFETと、第3の電圧ノードにソースが接続された第1導電型の第3のMOSFETと、前記第3のMOSFETとドレイン同士が接続され、前記第2の電圧ノードにソースが接続され、ゲートに前記第1のバイアス電位が与えられる第2導電型の第4のMOSFETとを具備し、前記第1の電圧ノードの電圧と前記第3の電圧ノードの電圧との大小を比較した結果に応じて異なる論理レベルの信号が前記第3のMOSFETのドレインから出力する電圧比較回路を内蔵することを特徴とする半導体集積回路。

IPC (2件)：

H03K 5/08 , G01R 19/165

FI (2件)：

H03K 5/08 E , G01R 19/165 A

Fターム (18件)：

2G035AA01 , 2G035AA13 , 2G035AB02 , 2G035AC14 , 2G035AD03 , 2G035AD10 , 2G035AD23 , 2G035AD56 , 5J039DA10 , 5J039DB08 , 5J039DC02 , 5J039DC05 , 5J039KK10 , 5J039KK16 , 5J039KK17 , 5J039MM03 , 5J039MM08 , 5J039MM16

引用特許：

審査官引用 (8件)

特開平1-109917
集積コンパレータ回路
公報種別：公開公報出願番号：特願平6-284489 出願人：シーメンスアクチエンゲゼルシヤフト
コンパレータ
公報種別：公開公報出願番号：特願平6-317490 出願人：日本電信電話株式会社

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