特許
J-GLOBAL ID：200903008996148315
遅延同期ル-プ及びこれに対する制御方法
発明者：
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出願人/特許権者：
代理人 (1件)：
志賀 正武 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-016195
公開番号（公開出願番号）：特開2000-224029
出願日： 2000年01月25日
公開日（公表日）： 2000年08月11日
要約：
【要約】【課題】 回路が簡単でロッキング時間が短く不正確な状態でロックされることを防止できるアナログ遅延同期ループ及びこれに対する制御方法を提供する。【解決手段】 遅延ラインは直列に連結される複数個の単位遅延器を含む。位相検出器は、前記単位遅延器のうち中間に位置する単位遅延器から出力される中間クロック信号の立上りエッジ後に前記遅延ラインの入力クロック信号の立上りエッジが前記遅延ラインの出力クロック信号の立上りエッジより先の時は第1出力信号を活性化させ、前記中間クロック信号の立上りエッジ後に前記出力クロック信号の立上りエッジが前記入力クロック信号の立上りエッジより先の時は第2出力信号を活性化させる。電荷ポンプ回路は、前記第1位相比較信号に応答して前記単位遅延器の遅延時間を縮め、前記第2位相比較信号に応答して前記単位遅延器の遅延時間を延ばす。
請求項（抜粋）：
入力クロック信号を受信し、遅延制御信号に応答して前記入力クロック信号に対して遅延される出力クロック信号及び前記出力クロック信号より速い中間クロック信号を生成する遅延回路と、前記出力クロック信号の遷移、前記入力クロック信号の遷移及び前記中間クロック信号の遷移を相互比較してその比較結果に基づいて前記遅延制御信号を発生する遅延制御回路を具備することを特徴とする遅延同期ループ回路。
IPC (3件)：
H03L 7/081
, G06F 1/10
, G11C 11/407
H03L 7/08 J
, G06F 1/04 330 A
, G11C 11/34 354 C
, G11C 11/34 362 S
