特許
J-GLOBAL ID：200903009299347640
高帯域幅を可能とした半導体メモリ装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
高月 猛
公報種別：公開公報
出願番号（国際出願番号）：特願平7-119433
公開番号（公開出願番号）：特開平7-320480
出願日： 1995年05月18日
公開日（公表日）： 1995年12月08日
要約：
【要約】【目的】 容易に高帯域幅が得られるチップアーキテクチャで構成した半導体メモリ装置を提供する。【構成】 長方形状のメモリセルアレイのアレイ長手方向へワード線を配線すると共にその直交方向へビット線を配線し、そして、前記直交方向へ、データ入出力線(IO/バーIO)及びこのデータ入出力線とビット線との接続選択のための列選択線(CSL)を配線する。更に、データ入出力線を所定数ずつマルチプレクサ20を介してメインデータ入出力線(MIO/バーMIO)へ接続する。アレイ上ではデータ入出力線と列選択線の基本構成を繰り返し配線できるので集積性に優れ、高帯域幅を容易に実現できる。アクセスでは、長手方向へ配線したワード線方向へ単位アレイ12の活性化が行われ、各サブアレイ22の単位アレイ12に対しメインデータ入出力線数分のデータをアクセスできる。
請求項（抜粋）：
メモリセルを長方形状に集積したメモリセルアレイを有する半導体メモリ装置において、それぞれ多数のメモリセルを貯蔵した複数の基準ブロックからメモリセルアレイを構成し、そして、アレイ長手方向へ配線したワード線と、前記長手方向の直交方向へ配線したビット線対と、アレイ上部で前記直交方向へ配線して所定数のビット線対ごとに1つずつ設けたデータ入出力線対と、基準ブロックごとにビット線対及びデータ入出力線対の間を選択接続するための前記直交方向へ配線した列選択線と、を備えることを特徴とする半導体メモリ装置。
IPC (3件)：
G11C 11/401
, H01L 27/108
, H01L 21/8242
G11C 11/34 371 K
, H01L 27/10 681 E
