特許
J-GLOBAL ID：200903009368727868
半導体記憶装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-159372
公開番号（公開出願番号）：特開平7-074325
出願日： 1993年06月29日
公開日（公表日）： 1995年03月17日
要約：
【要約】【目的】 DRAMの信頼性を向上させる。【構成】 半導体基板1の主表面には、トランスファーゲートトランジスタ3bのソース/ドレイン領域となる不純物領域6bが形成されている。半導体基板1の主表面上には第1の層間絶縁膜10が形成されている。この第1の層間絶縁膜10には、不純物領域6b上にコンタクトホール10aが設けられている。このコンタクトホール10a内にはプラグ11が形成されている。コンタクトホール10a内において、プラグ11上面上にバリア層13が形成されている。バリア層13上および第1の層間絶縁膜10上にはキャパシタ下部電極14が形成されている。このキャパシタ下部電極14を覆うようにキャパシタ誘電体膜15およびキャパシタ上部電極16が形成されている。
請求項（抜粋）：
主表面を有する半導体基板と、前記半導体基板の主表面上に形成され、前記半導体基板の主表面にまで達するコンタクトホールを有する層間絶縁膜と、前記コンタクトホール内に形成されたプラグと、前記プラグを介して前記半導体基板の主表面と電気的に接続されかつ前記コンタクトホール内にのみ形成され、高融点金属,高融点金属の酸化物,高融点金属の窒化物,高融点金属シリサイド,高融点金属の窒化酸化物からなる群から選ばれた少なくとも1種以上の材質を含むバリア層と、前記バリア層上に形成されたキャパシタ下部電極と、前記キャパシタ下部電極上に形成された高誘電率材料からなるキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成されたキャパシタ上部電極と、を備えた半導体記憶装置。
IPC (2件)：
H01L 27/108
, H01L 21/28 301
