特許
J-GLOBAL ID：200903009524053660
絶縁ゲート型半導体装置、およびその製造方法ならびにインバータ回路
発明者：
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出願人/特許権者：
代理人 (1件)：
布施 行夫 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-304942
公開番号（公開出願番号）：特開2001-127286
出願日： 1999年10月27日
公開日（公表日）： 2001年05月11日
要約：
【要約】【課題】 ラッチアップを防止でき、かつON電圧を低減することができるIGBTを提供すること。【解決手段】 IGBT1の領域26aには、n+型シリコン単結晶領域28が形成されている。n+型シリコン単結晶領域28とp型ベース領域14aとで形成されるバリアは、ホールがn+型シリコン単結晶領域28からp型ベース領域14aに拡散できない値である。IGBT1の領域26bには、n+型エミッタ領域16a、16bが形成されていない。
請求項（抜粋）：
互いに分離された複数の分離領域を備えた絶縁ゲート型半導体装置において、第1導電型の第1半導体領域、第2導電型の第2半導体領域および第2導電型の第3半導体領域を備え、少なくとも一つの前記分離領域は、前記第1半導体領域および前記第2半導体領域を含み、前記第1半導体領域からは、第1導電型のキャリアが供給され、少なくとも一つの前記分離領域は、前記第3半導体領域を含み、前記第3半導体領域を含む前記分離領域には、第1導電型のキャリアを供給する領域が設けられていない、絶縁ゲート型半導体装置。
FI (3件)：
H01L 29/78 652 H
, H01L 29/78 653 A
, H01L 29/78 655 A
